SystemVerilog hat 2-State-Datentyp, sollte ich es im Design (nicht Verifikation) verwenden?Sollte ich den SystemVerilog-2-State-Datentyp im Design verwenden (nicht zur Verifizierung)?
Ich weiß, es würde die Simulationsleistung verbessern, aber hat es irgendwelche Auswirkungen auf die Synthese?
Die Verwendung von 2-State verbessert nicht unbedingt die Simulationsleistung, es sei denn, Sie können eine erhebliche Speichermenge sparen. Synthesis-Tools interessieren sich nicht wirklich für den Zweizustandszustand im Vergleich zum Vierzustandszustand, es sei denn, Sie geben an, dass es in Literalen oder Parametern keine Sorgen gibt, nicht in Variablen. Also ich würde sagen, es hat keinen Einfluss auf die Leistung.
Das wirkliche Problem über die Verwendung von 4-Zustand im Vergleich zu 2-Zustand ist wirklich in der Simulation und wo Sie X-Werte für Fehlerbedingungen oder nicht weiterleiten müssen oder wollen.