2016-08-08 19 views
-2

Ich muss die Sensitivitätsliste der folgenden Frage ausfüllen, kann mir jemand helfen?VHDL-Empfindlichkeitsliste

signal:A,B,C,X,Y,Z:bit 
comb1:process ( .... ) 
begin 
X<=Z xor B; 
Y<= X or B; 
C<= A and B; 
Z<=A; 
B<= not Z; 
end process; 

Muss ich alle Signale einbeziehen?

+1

IEEE Std 1076-2008 10.3 Prozessanweisung para 6 "Wenden Sie für jede Zuweisungsanweisung die Regel 10.2 auf jeden in der Zuweisung vorkommenden Ausdruck an, einschließlich aller in den Indexnamen oder Schichtnamen im Ziel auftretenden Ausdrücke, und konstruieren Sie die Vereinigung der resultierenden Mengen. " 10.2 Wait-Anweisung para 3 "Ein einfacher Name, der ein Signal bezeichnet, fügt der Empfindlichkeitsgruppe das längste statische Präfix des Namens hinzu." Ziele der Zuweisung sind hier einfache Namen (10.5.2.1) und nicht einfache Ausdrücke (9.1). *** Muss ich alle Signale einbeziehen? *** Nein. Ein oder mehrere Signale erscheinen nicht in Ausdrücken. – user1155120

Antwort

1

Dank VHDL-2008, das ist trivial:

signal:A,B,C,X,Y,Z:bit 
comb1:process (all) 
begin 
X<=Z xor B; 
Y<= X or B; 
C<= A and B; 
Z<=A; 
B<= not Z; 
end process; 

Die VHDL-2008 Schlüsselwort all alle automatisch in einem Prozess in der Empfindlichkeit Liste Lesesignale enthält, und ist viel einfacher als eine explizite Liste zu halten .