bekomme ich folgende Fehlermeldung, wenn RISCV VERILOG HDL auf Xilinx ISE kompilieren:RISCV VERILOG HDL-Code
Es sagt "Nicht unterstütztes System Function Call" in dem folgenden Code in Zeile 296 in Modul vscale_pipeline
295: ifndef SYNTHESIS
296: PC_WB <= $random;
Bitte zeigen Sie etwas Code, dann könnten Leute Ihnen helfen, Ihr Skript zu verbessern/zu reparieren. Fügen Sie weitere Details zu Ihrem Problem hinzu. http://StackOverflow.com/Help/how-to-ask – olibiaz
Das klingt wie der Verilog, den Sie haben, wird nicht von Xilinx ISE unterstützt. Ich würde die Anbieter dieses Codes kontaktieren. – user2548418
Ist 'SYNTHESIS' vor dieser Codezeile definiert und definiert? Bestellvorgang zusammenstellen. – Greg