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VHDL Unbekannter Bezeichner "signed" in numeric_std

Dies sind meine Deklarationen. Warum identifiziert es sich nicht als Typ? Ich habe die numeric_std-Bibliothek importiert, und in der Dokumentation sehe ich, dass sie signed und unsigned unterstützt. W

vhdl 2012-03-27

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Werden fortschrittliche VHDL-Konfigurationen jemals im echten Leben verwendet?

VHDL-Konfigurationen können verwendet werden, um Komponenten an Entitäten mit einem anderen Namen und sogar mit völlig anderen Ports zu binden. [see this article for more info] configuration c2 of tes

vhdl 2012-03-28

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VHDL-Prozeduren

Für eine Klasse wurde ich gebeten, eine VHDL-Prozedur zu schreiben, die zwei ganzzahlige Eingaben A und B benötigt und A durch A + B und B durch A-B ersetzt. Ich habe das folgende Programm und die Tes

vhdl procedure 2012-04-01

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Wo kann xilinx ISE gezwungen werden, Block-Rams zu verwenden?

Ich synthetisierte ein kleines Gerät, um die Block-Ram-Inferenz zu testen. Ich bekam eine Nachricht von XST: Der kleine RAM implementiert auf LUTs, um Maximierung der Leistung sein und RAM-Ressourcen

vhdl fpga xilinx 2011-01-12

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VHDL Erklärung in Worten

Ich begann vor ein paar Tagen mit VHDL Kurs für Anfänger. Ich habe einen Code (unter) und ich versuche zu verstehen, welche Art von Schaltung es zeigt und wie die verschiedenen Schritte funktionieren.

vhdl 2011-01-14

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Benötigen Sie Hilfe Pseudozufallszahlengenerator

Ich habe ein Problem mit einem Pseudozufallszahlengenerator mit einem Zähler, um zu überprüfen, ob ich mit irreducible Polynom dealling bin. Der Geenator funktioniert ohne Probleme, aber der Zähler fu

vhdl 2012-04-08

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if-Anweisung in VHDL

ich eine Frage über die if-Anweisung in VHDL habe, siehe Beispiel unten ;-) signal SEQ : bit_vector(5 downto 0); signal output: bit; ------- if(SEQ = "000001") and (CNT_RESULT = "111111")

vhdl 2012-04-08

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Indizieren einer Matrix von Matrizen mit einem Signal in Kansas Lava

Ich versuche, Zeitmultiplexing zu implementieren, um eine 7-Segment-Anzeige mit 4 Ziffern zu fahren: Das Gerät verfügt über 7 Datenbeine und 4 Anoden, also wenn Sie vier anzeigen möchten verschiedene

haskell vhdl fpga lava 2012-11-03

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Ist der Überlauf für VHDL definiert? Numeric_std signed/unsigned

Wenn ich eine unsigned(MAX downto 0) mit dem Wert 2**MAX - 1 habe, definieren die VHDL (87 | 93 | 200X) Standards, was passiert, wenn ich sie um eins inkrementiere? (Oder ähnlich, wenn ich oder vermin

standards vhdl integer-overflow 2012-08-02

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Wie man einen Std_logic_vector in VHDL "schneidet"?

Ich entwickle ein kleines Ding in VHDL und bin ziemlich neu dazu. Ich habe Probleme herauszufinden, wie man einen größeren std_logic_vector in einen kleineren schneidet. Zum Beispiel habe ich 3 Signal

syntax vhdl 2012-04-29

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