Die Verilog Golden Reference Guide auf Seite 12 warnt vor unsynthetischen always
Blöcken und gibt Templates an, die befolgt werden müssen, um die Wahrscheinlichkeit zu verringern, dass unsynthetisierbare always
Blöcke erzeugt werden. Die Anleitung erklärt jedoch nicht, warum und in welchen Situationen ein always
-Block nicht synthetisierbar ist.Synthese von `always` Blöcken
Was sind die häufigsten Gründe dafür, dass ein always
Block nicht synthetisch sein kann?
Ähnlich wie Fragen zur normalen, prozeduralen Code-Leistung ist eine der besten Möglichkeiten, um zu sehen, was passiert, es zu versuchen. Schreiben Sie ein Beispiel, führen Sie es durch den Design-Compiler von Synopsys und betrachten Sie die generierte [Netzliste] (http://en.wikipedia.org/wiki/Netlist) mit einem Schaltplan-Viewer. [SpringSofts] (http://www.springsoft.com/) Debussy/Verdi ist das Beste, wenn Sie Zugang dazu bekommen können. –