verilog

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Verilog 4-Bit-Komparator = funktioniert nicht richtig

Als mein erstes Programm in Verilog, schrieb ich einen 4-Bit-Komparator, aus einzelnen 1-Bit-Einsen. Ich kann nicht herausfinden, warum, wenn Eo = 1, Lo = 1. Ich habe dies in modelsim geschrieben, und

verilog 2016-07-27

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Generic in Verilog von einem vhdl Programmierer

Was ist das Äquivalent des Generik in Verilog? Zum Beispiel entity my_entity generic(a : integer); port(x : in std_logic; y out std_logic); end entity my_entity; Was für Gattungs das Äquivalent i

syntax vhdl verilog 2016-07-27

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Wie ein Array von Bit-Arrays in Verilog randomisiert?

Ich bin neu bei Verilog. Wie kann ich zufällig folgendes: bit [7:0] data []; * ohne Verwendung randomize() von SystemVerilog.

verilog system-verilog 2016-07-28

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VHDL/Verilog - Wird eine mathematische Operation in einer Bereichsanweisung synthesiert?

Sagen Sie bitte den folgenden Code haben, signal a : std_logic_vector(N - 1 downto 0); Oder for i in 0 to N - 1 ... Hat der N-1 Teil in tatsächliche Logik synthetisiert bekommen, oder ist die

vhdl verilog system-verilog 2016-07-30

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Wie setze ich den Wert eines Makros mit Umgebungsvariablen oder Befehlszeilen in Verilog?

Ich möchte ein Makro während der Laufzeit in Verilog mit Umgebungsvariablen definieren. Zum Beispiel möchte ich Text in eine Datei nur dann drucken, wenn das DEBUG Makro als 1 definiert ist. `define D

verilog modelsim 2016-07-30

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Ausgabe von "for" ist unbekannt in Verilog

Ich benutze Icarus iVerilog, um meinen Code zu synthetisieren und zu testen, aber ich bekomme unbekannte Werte, wenn logisch 1's erscheinen sollten. Hier ist ein Beispiel für das, was ich versuche zu

for-loop verilog iverilog 2016-07-31

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generate generieren verilog + error near generate (veri - 1137)

Ich schreibe Verilog-Code aus einigen Tagen und eine Frage, die ich habe, ist 'Können wir schreiben Block innerhalb generieren Block' schreiben? Ich schreibe eine RTL etwas wie folgt aus: Where 'n' is

verilog system-verilog rtl 2016-08-02

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Wie mit Null-Zähler zu beginnen Verilog

Ich implementiere einen wiederholenden Bit-Shifter für eine 16-Bit-Nummer. Um dies zu tun, habe ich einen kleinen Zähler, der zählt, wie oft ich verschoben und zurückgesetzt habe, wenn ich 4'b1111 err

verilog bit-shift 2016-08-03

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Gibt es eine Möglichkeit, einen Bibliotheksnamen in Incisive über die Befehlszeilenschnittstelle anzugeben?

In Modelsim kann ich einen Bibliotheksnamen angeben, verwendet werden, zum Beispiel: vlib MyPersonalLib vcom -work MyPersonalLib foo.vhd vsim MyPersonalLib.foo Gibt es eine Möglichkeit, dies ohne

vhdl verilog system-verilog hdl cadence 2016-08-08

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NOTTST-Fehler: erwartet eine Aussage in Verilog

Ich habe diesen einfachen Testcode (test.v), um einen Kompilierungsfehler zu erzeugen. `timescale 1ns/10ps `define START 'h10000000; `define WIDTH 800 `define HEIGHT 600 module test; integer if

verilog 2016-08-09

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