verilog

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Welche verschiedenen Konstrukte können verwendet werden, um in Verilog aus einem "Immer" -Block auszubrechen?

Zum Beispiel erwähnt Brian Carlton in diesem Thread - How to NOT use while() loops in verilog (for synthesis)?, dass anstelle der Verwendung von For und While-Schleifen in Verilog, sollte eine always

verilog fpga xilinx 2016-06-26

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Verfahren zum Zuweisen großer Werte in Verilog-Parameter

Ich muss ein Array von Parametern mit großen Ganzzahl-Wert in Verilog deklarieren. Zum Beispiel parameter real PARAM [0:2]= '{6.2e11 , 1e10, 2.5e9}; Wenn ich dies in Verilog-Synthese-Tool ausführt,

verilog 2016-06-27

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Clock Domain Crossing für Puls- und Pegelsignal

Für Pulse verwenden wir Pulse-Synchronizer und für Level Signal verwenden wir 2-Flop-Synchronizer aber was ist, wenn das Signal Pulse oder Level Verhalten haben kann. Gibt es eine Möglichkeit, das zu

verilog cdc asic digital-design 2016-06-28

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Zyklische Randomisierung für eine Gruppe von Variablen in SystemVerilog

Ich versuche, 3 verschiedene Variablen in System Verilog aber zyklisch randomisieren. Was ich meine ist, ich habe die folgenden drei Variablen rand int a; rand int b; rand int c; constraint c_a{

constraints verilog system-verilog 2016-06-29

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FT600 Schnittstelle mit FPGA

Ich bin Schnittstelle mit einem FT600 16-Bit-Chip für USB3.0 Kommunikation. Der Computer kommuniziert über den FT600 mit dem FPGA und umgekehrt. Ich habe eine FSM erstellt, um entsprechende Signale zu

usb verilog fpga fsm microblaze 2016-06-29

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Modelsim - zu viele Iterationen in der Simulation (Verilog)

Ich benutze Modelsim 10.4a Student Edition und Schreiben Crossbar-Modul. Das Problem ist, dass, wenn ich versuche, Simulation zu starten, gibt es einen Fehler "Iterationslimit 10 000 000 zum Zeitpunkt

verilog simulation modelsim 2016-07-03

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Verilog-Fehler: Ein Verweis auf einen Draht oder reg nicht in einem konstanten Ausdruck erlaubt

Ich bin neu in Verilog und ich würde es wirklich zu schätzen, wenn jemand mir mit diesem Fehler helfen könnte: output reg [0:image_width][image_height:0] result .... integer i, j, imageX, imageY, x,

verilog iverilog 2016-07-04

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Verilog Fehler: Können Parameter im Modul binden

Ich bin neu in Verilog, würde ich es wirklich schätzen, wenn mir jemand Figur diese Fehler helfen könnte: Ich versuche, einen Prüfstand zu schreiben PU_tb, die dieses Modul instanziieren: PU_conv #( .

verilog iverilog 2016-07-04

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synthetisierbares FF in Verilog mit aktivem niedrigen Reset

Ich möchte ein FF mit einem positiven Flankentakt und einem aktiven niedrigen Reset synthetisieren. Ich schrieb den folgenden Verilog-Code: module dff_rstL (q,qn,clk,d, clearL); input clk,d, clearL ;

verilog synthesis digital 2016-07-04

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Clock Management Altera DE 1

Ich entwerfe einen Prozessor basierend auf der Altera DE1-Platine. Mein größtes Anliegen ist das Energiemanagement. Ich verstehe, dass DE1 Board 3 Clock-Eingänge und einen externen Clock-Eingang, der

vhdl verilog fpga altera 2016-07-06

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