Welche verschiedenen Konstrukte können verwendet werden, um in Verilog aus einem "Immer" -Block auszubrechen?

Question

Zum Beispiel erwähnt Brian Carlton in diesem Thread - How to NOT use while() loops in verilog (for synthesis)?, dass anstelle der Verwendung von For und While-Schleifen in Verilog, sollte eine always Schleife verwendet werden. Ich habe mich gefragt, wie man aus einer Iteration ausbrechen kann, wenn eine bestimmte Bedingung erfüllt ist. Ich frage mich, ob die folgenden verwendet werden:

immer @ (clk posedge oder var == 3) `

Wo var ist eine Variable in dem Modul oder blockieren?

Zum Beispiel, wie würde ich den folgenden Code in etwas konvertieren, das von XST synthetisiert werden kann.

//****************************************************** 
//Check whether randp is prime or not 
//****************************************************** 
for(i = 0; i < 100; i = i+1) 
begin 
    assign PRIME_CHECK = randp; 
    assign sqroot = PRIME_CHECKED; 
for(i = 0 ; i <= sqroot ; i=i+1) 
    begin 
     if((sqroot%i) == 0) 
     begin 
      break; 
     end 
    end 
    break; 
    randp = RANDP; 
end 

Answer 1

Es gibt keine Möglichkeit zu Ausbrechen von always Block. Sie deklarieren die Existenz eines Prozesses, der immer dort ist. Hardware kann nicht dynamisch erstellt oder zerstört werden. Was Sie tun können, ist den Code um eine Bedingung zu wickeln und um ihn herum zu verzweigen. Aber wenn Sie synthetisierbaren Code schreiben, muss der always Block immer die Codierungsregeln für sequentielle oder kombinatorische Logik folgen.

BTW var ist ein reserviertes Schlüsselwort in SystemVerilog, also verwenden Sie es nicht.

--Aktualisiert-- Jetzt, da Sie den Software-Code hinzugefügt haben, der auf Hardware übersetzt werden soll, ist das eine andere Frage. Bevor Sie aus dieser Schleife ausbrechen können, müssen Sie die Schleife in Taktzyklen einer Zustandsmaschine partitionieren. Dann wird ein Ausbruch aus einer Schleife zu einem Sprung in Ihrer Zustandsmaschine.