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VHDL-Eingang zur Erde gezwungen

Ich bin neu in VHDL. Ich habe versucht, Code für den Addierer-Subtrahierer zu schreiben. Einer meiner Eingangsbus für die Schaltung ist nach der Synthese mit Masse verbunden. Ich benutze Xilinx ISE 14

vhdl xilinx xilinx-ise 2016-07-22

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Ausgang wird mit U-Logik in der Simulation in VHDL

initialisiert Ich verwende Xilinx. Derzeit arbeite ich an einem Projekt zur Entwicklung eines MIPS-Pipeline-Prozessors. Ich habe eine Komponentendatei namens Program_Counter.vhd gemacht. Wenn ich es m

vhdl xilinx 2016-04-20

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Der Versuch, einen Stapel in Verilog zu implementieren. Was stimmt nicht mit dem Code?

Ich bin neu bei Verilog, also bitte entschuldigen Sie alle Anfängerfehler. Ich versuche, einen 3-Byte-Stack in Verilog zu implementieren. Verwenden von R_W zum Lesen von write (push/pop) und einem 2D-

verilog fpga xilinx hdl 2016-06-20

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Ob die kombinatorische Schaltung weniger Betriebsfrequenz hat als die sequentielle Schaltung?

Ich habe einen Algorithmus-SHA3-Algorithmus auf 2 Arten entwickelt - kombinatorische und sequenziell. Der sequenzielle Entwurf, der mit der Uhr ist, wenn synthetisiert wird, gibt die Zusammenfassung d

fpga xilinx sequential digital flip-flop 2016-05-02

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Qualitativer Vergleich zwischen Petalinux und FreeRTOS

Ich beginne mit der Entwicklung einer Anwendung auf einem Zynq-Board. Meine Aufgabe besteht hauptsächlich darin, eine bestehende Anwendung, die auf einem Microblaze auf dem Dual-Core-ARM läuft, zu por

xilinx freertos zynq petalinux 2016-06-25

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Welche verschiedenen Konstrukte können verwendet werden, um in Verilog aus einem "Immer" -Block auszubrechen?

Zum Beispiel erwähnt Brian Carlton in diesem Thread - How to NOT use while() loops in verilog (for synthesis)?, dass anstelle der Verwendung von For und While-Schleifen in Verilog, sollte eine always

verilog fpga xilinx 2016-06-26

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Warum tritt in Verilog der folgende Fehler bei der erneuten Deklaration auf?

Ich versuche, einen einfachen Verilog-Code wie unten zu implementieren: module test1( input ACLK, input RST, output test_output1, output test_output2 ); //wire ACLK; //wire

verilog fpga xilinx 2016-05-13

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Array Ausgang in Verilog

arbeite ich an einer Schule Hausaufgaben und ich finde Schwierigkeiten in outputing ein Array mit Werten von 1.Ich diesen Code verwendet, aber der Simulator hält mit X das Signal bar Füllung integer i

arrays for-loop output verilog xilinx 2016-05-14

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Wie Inhalt der Look-up-Tabelle zu sehen

Stellen Sie sich vor, wir haben einen einfachen Code für FPGA, möchte ich wissen, ob es eine Möglichkeit gibt, Inhalt der spezifischen Lookup-Tabelle nach der Synthese zu sehen, tatsächlich, dass Date

fpga xilinx vivado 2016-07-06

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Wie wird der digitale Ausgang von FPGA an einen DAC angeschlossen?

Ich habe derzeit einen sehr, sehr grundlegenden DDS-Kern (?) Mit einem Zähler, Tuning-Wort und Sinus-LUT, der 16 Bit-Werte ausgibt, um mit einem Sinus-Wert für einen DAC zu korrelieren. Ich benutze di

verilog fpga xilinx dac 2016-07-13

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