xilinx

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brauchen Ihre Hilfe für die folgenden VHDL-Code in Xilinx-Tool

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity conv_enc is Port (clk : in STD_LOGIC; rst : in STD_LOGIC; inp :

vhdl xilinx xilinx-ise xilinx-edk 2016-04-18

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Pass Parameter während der Instanziierung von IP-Core in vivado

Obwohl es aus der Forschung unmöglich scheint: Passing parameter to xci core Ich bin der Gestaltung eines benutzerdefinierten Kern, der eine Instanz eines Xilinx-FIFO verwendet. Das oberste Modul weis

verilog xilinx vivado 2016-03-18

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Blind/Boden unbenutzte Testbench-Ports

Ich habe Top-Modul einschließlich Sub-Module in der Testbench-Datei instanziiert. Die Submodule sind ziemlich frei für sich selbst, daher muss ich beim Testen des obersten Moduls nur wenige Signale ei

vhdl xilinx vivado 2016-03-23

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Wie kann ich Xilinx Vivados Simulationsbibliotheken für z. QuestaSim?

Ich möchte die Xilinx Vivado Simulation Primitiven für QuestaSim (ModelSim) kompilieren. Die Dokumentation enthält einen TCL-Befehl, aber ich würde einen gemeinsamen Shell-Befehl wie die alten für ISE

bash xilinx modelsim vivado questasim 2016-03-23

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Petalinux 2014.4 Build Fehler mit board_f Datei

Ich versuche einen Petalinux-Kernel für ein Projekt zu erstellen. Der Bitstream in vivado kompiliert ganz gut, es gibt ein paar Warnungen, aber sie sind beabsichtigt (implizierte Latches, Dinge nicht

ubuntu xilinx zynq petalinux 2016-03-25

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Unerklärte Red X's (Kollisionen?) Mit Dual-Port BRAM in Xilinx ISim

Ich habe das schon ein wenig gelesen und kann nicht herausfinden warum ich Red X's (Collisions?) Mit einem einfachen Dual-Port BRAM hätte. Port BRAM IP-Kern. Ich denke, es gibt nur wenige Szenarien, d

vhdl xilinx modelsim 2016-03-27

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Anzeigen verschiedener Zahlen auf 7 Segment

Ich benutze Digilent Basys 3 Board. Es hat 4 x 7-Segment-Anzeigen. Derzeit sind meine Codes module segmentdisplay(input clk, output segA, segB, segC, segD, segE, segF, segG, segDP,D1,D2,D3,D

verilog fpga xilinx hdl 2016-03-27

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Kernel-Treiber - ZedBoard - Linux hängt nach dem Zugriff auf die Adresse

Ich bin neu ZedBoard. Mein ZedBoard läuft auf Xilinx Linux 2015.4 (devicetree.dtb, boot.bin und uImage werden manuell kompiliert; andere Dateien stammen aus dem Originalarchiv mit vorkompiliertem Syst

linux kernel linux-device-driver fpga xilinx 2016-04-08

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Was ist der einfachste Weg, ein Signal über MGT von Xilinx FPGA zu übertragen?

Ich möchte Signale (egal welche Art von Signal, nur zufällige binäre) über MGT Bahnen eines Xilinx FPGA senden. Dies dient zum Testen der MGT-Spuren auf der PCB. Was ist der einfachste Weg, dies zu er

fpga xilinx 2016-02-23

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DAC Implementierung in spartan 3e Kit mit Verilog

Ich habe zwei Codes für die Umsetzung von DAC in Spartan 3E Starter Kit geschrieben, sie scheinen perfekt in der Simulation arbeiten, aber wenn ich sie an Chipscope und Last an Bord anschließe bekomme

verilog xilinx hdl spartan dac 2016-04-15

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