modelsim

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Verilog - Fehler: "Nicht aufgelöste Referenz" bei der Simulation

Verwenden von ModelSim. Versuch, einen Aufwärts-Abwärts-Zwei-Bit-Zähler zu simulieren. Compiliert in Ordnung, aber wenn ich versuche, die Simulation ich folgende Fehlermeldung erhalten auszuführen: **

verilog modelsim 2016-05-11

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Modelsim - zu viele Iterationen in der Simulation (Verilog)

Ich benutze Modelsim 10.4a Student Edition und Schreiben Crossbar-Modul. Das Problem ist, dass, wenn ich versuche, Simulation zu starten, gibt es einen Fehler "Iterationslimit 10 000 000 zum Zeitpunkt

verilog simulation modelsim 2016-07-03

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Wie kann altera lib für die Simulation mit ModelSim hinzugefügt werden?

Nachdem ich ein Projekt (mit Quartus) mit einer Top-Level-Datei (VHDL) und einer Altera-spezifischen PLL kompiliert habe, habe ich versucht, es mit ModelSim zu simulieren. Wenn ich die RTL-Simulation

simulation fpga modelsim altera quartus 2016-05-18

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Art stecken auf dem Ausgang, wenn die Ausgabe überlappen

Ich bin sehr neu auf Verilog. Also das ist meine Frage: Implementieren Sie 16 Bits ALU mit 16-Bit-Register. Dieses Projekt sollte die folgende Anforderung erfüllen. 1. Entwerfen Sie eine 16-Bit-ALU: E

verilog overlap modelsim wave 2016-05-24

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Modelsim - Set "kompilieren zu Bibliothek" für Datei ohne GUI

Wie legen Sie die "Compile to Library" -Einstellung für eine einzelne Datei ohne Verwendung der GUI. Ich möchte es aus einem TCL-Skript setzen. Die Einstellung "In Ordner platzieren" kann festgelegt w

tcl vhdl verilog modelsim 2016-07-18

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Verilog code 2 Fehler, die ich nicht finden kann: Wäre dankbar für ein zusätzliches Augenpaar, um einen Fehler zu entdecken, den ich vielleicht übersehen habe

Ich schreibe einen Verilog-Code, wo ich zwei Dateien lese und diese Zahlen speichere Register. Ich multipliziere sie dann und füge sie hinzu. So ziemlich ein Multiplikationsakkumulator. Jedoch habe ic

verilog modelsim altera 2016-05-31

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Sagen Sie mir, was mit diesem Code nicht stimmt

Dieser Code beschreibt diesen Ausdruck ->(a+b)(c+d). Ich benutzte 2 Summierer, um zuerst a und b und dann c und d zu addieren. Und dann noch eins, um die Ergebnisse zu multiplizieren. Leider bin ich b

verilog modelsim 2016-06-01

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Prüfstand nicht funktioniert

Der folgende Prüfstand die beabsichtigten Signale für QAU und QBU nicht erbracht: LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY VHDLfinal_vhd_tst IS END VHDLfinal_vhd_tst;

vhdl modelsim quartus test-bench 2016-06-08

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Wie setze ich den Wert eines Makros mit Umgebungsvariablen oder Befehlszeilen in Verilog?

Ich möchte ein Makro während der Laufzeit in Verilog mit Umgebungsvariablen definieren. Zum Beispiel möchte ich Text in eine Datei nur dann drucken, wenn das DEBUG Makro als 1 definiert ist. `define D

verilog modelsim 2016-07-30

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Aufruf questa sim Befehle von SystemVerilog Prüfstand

ich anrufen möchten questa sim Befehle hinzufügen, Welle, fügen Liste, schreiben Liste von meinem SystemVerilog Prüfstands task add_files_to_list(); add wave -position insertpoint sim:/top/clk add

tcl system-verilog modelsim questasim 2016-06-20

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