test-bench

0Hitze

1Antwort

Verilog Erstellen einer Teilung durch zwei Zähler aus D Flip Flops funktioniert nicht

Ich habe eine funktionierende DFF unter dem Modul unten. d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); jedoch, wenn ich den "D" Eingang zu "Qn" switch - einen Devide-by-2-Zähler zu machen - der Prüf

verilog fpga test-bench 2016-03-20

---

0Hitze

2Antwort

VHDL in Datei schreiben tut nichts

Ich schrieb ein Bildbearbeitung Stück VHDL-Code. Zum Testen habe ich eine Datei mit Pixelwerten mit Matlab und einer relativ einfachen Testbench erstellt (sie füllt nur die Werte von der Datei bis zur

vhdl vivado test-bench 2016-05-13

---

-1Hitze

1Antwort

Schreibe C-Anweisung in VHDL

Ich bin neu in VHDL, aber ich habe es geschafft, einen Prozessor in VHDL mit etwas Hilfe zu erstellen (es hat ALU, Multiplikator und eine Busarchitektur für den Zugriff auf SRAM-Speicher). Der Prozess

c vhdl processor test-bench 2016-04-01

---

1Hitze

1Antwort

Wie kann ich meine Simulationsergebnisse von Active-HDL in einem Wellenformfenster anzeigen?

Ich habe meine Testbench-Skripte mit Active-HDL-Unterstützung erweitert. Active-HDL verhält sich meistens wie QuestaSim oder ModelSim, selbst die Befehlszeilenargumente sind ähnlich. Ich habe eine Act

vhdl simulation test-bench active-hdl 2016-04-04

---

0Hitze

1Antwort

Realisierung von Top Level Entity in Testbench mit VHDL

Ich bin ein Neuling in VHDL und Hardware-Welt. Ich versuche, einen Count & Vergleichen Beispiel mit Top-Level-Hierarchie und testen Sie es mit Testbench und sehen Sie die Ergebnisse auf ISIM. Hier ist

vhdl simulation test-bench 2016-04-10

---

0Hitze

1Antwort

Prüfstand nicht funktioniert

Der folgende Prüfstand die beabsichtigten Signale für QAU und QBU nicht erbracht: LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY VHDLfinal_vhd_tst IS END VHDLfinal_vhd_tst;

vhdl modelsim quartus test-bench 2016-06-08

---

-2Hitze

1Antwort

Wie schreibe ich einen Prüfstand für ein Slave-Modul, in dem er Eingabewerte vom Master-Modul zuweist?

Ich habe zwei Verilog-Module geschrieben, so genannte master.v und slave.v, in denen das master.v-Modul Ausgangswerte liefert und das Slave-Modul die Ausgangswerte dieses Masters verwendet. Können Sie

verilog test-bench 2016-04-21

---

0Hitze

1Antwort

Test für die Verbindung zwischen zwei Punkten in einem Schaltplan

Ich arbeite für einen Halbleiterhersteller. Wir versuchen oft, unsere Designs zu testen, um sicherzustellen, dass die Sequenzen, die wir auf unseren Teilen ausführen, zwei Punkte in einem Schaltplan v

connection verilog test-bench 2016-04-23

---