vivado

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Wie Inhalt der Look-up-Tabelle zu sehen

Stellen Sie sich vor, wir haben einen einfachen Code für FPGA, möchte ich wissen, ob es eine Möglichkeit gibt, Inhalt der spezifischen Lookup-Tabelle nach der Synthese zu sehen, tatsächlich, dass Date

fpga xilinx vivado 2016-07-06

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Vivado SDK erkennt die Funktionen innerhalb von #include nicht "math.h"

Ich habe ein einfaches Projekt in Vivado SDK geschrieben, um meine in Vivado entwickelte HW-Plattform zu testen. Mein Problem ist, dass das SDK die sin() -Funktion nicht erkennt. Ich habe die "math.h"

c++ math.h vivado vivado-hls 2016-07-11

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Interaktive TCL-Shell zeigt keine Ausgabe in cygwin

Ich habe Vivado im TCL-Modus unter cygwin und bemerkte, dass ich keine Ausgabe als Antwort auf einige Befehle bekomme ich eingeben. Die Befehle, die nichts zurückgeben, scheinen nicht-eingebaute oder

cygwin tcl vivado 2016-07-15

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So verdrahten Sie Module und übergeben den Wert

module container(x1, x2, x3, NUMBER); input x1, x2, x3; output NUMBER; wire w0, w1; dec_counter U1 (x1, x2, x3, w0, w1); doz_counter U2 (w1, w0, NUMBER); endmodule module dec_counter(clk,

module verilog vivado 2016-05-27

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Ich kann keinen Fehler in meiner Simulation Datei von VHDL

library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity test_adder_vhdl is end test_adder_vhdl; architecture Behavioral of test_adder_vhdl is constant clock_period : time := 1000 ns ; component adder

vhdl simulation vivado 2016-07-20

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Schritt für Schritt Debugging-Fehler mit vivado hls. SystemC

Hallo i vivado HLS bin mit und obwohl mein Projekt erstellt und synthetisiert, ohne Fehler, wenn ich den Schritt für Schritt Debuggen ich versuche die folgenden Fehler nach ein paar Schritten erhalten

debugging systemc vivado 2016-06-02

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vivado zeigt falsche reellen Zahlen - Prüfstand - vhdl

variable cmp_diference : real; variable y_aus_tb : real := 4.9261; variable log3X : real := 4.929947e+00; . . cmp_diference := y_aus_tb - log3X; assert cmp_diference < 0.005 report "log3X =

vhdl vivado 2016-06-03

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Unterdrücken Zeit Nachrichten in Vivado Simulator

Ich arbeite mit Vivado Simulator. Ich würde gerne wissen, ob es möglich ist, die Zeitnachrichten in der Tcl-Konsole zu unterdrücken. Sie sind mit der Noteneingabe gedruckt: report "LED1 is turned on"

vhdl simulation vivado 2016-07-26

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Wie man Modulvariablen in einem Wellenformfenster in Vivado anzeigt

Ich schrieb ein Modul in Verilog (Vivado) und eine tesbench dafür. Die Simulation gibt mir ein Kurvenfenster für alle Variablen der Testbench. Ist es auch möglich, die Variablen innerhalb des Moduls i

verilog vivado 2016-06-24

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Vivado Versionsunterschied erste Stufe Bootloader

Ich habe ein kleines Problem und Bug in Vivado 2016.1. Für mein zynq (z-turn 7020) kann das Vivado SDK keinen funktionierenden Bootloader der ersten Stufe kompilieren (Kompilierung ist nicht das Probl

fpga vivado zynq 2016-06-28

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