vivado

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Speichern von Daten in RAM auf einem Zynq-Gerät

Ich habe im Moment einige Probleme beim Speichern eines Bildes im PS-Teil meiner Zynq in den DDR3 meiner Platine, und dann lesen Sie das Bild in die PL-Seite der Platine, so dass der dort erstellte VG

vhdl vivado zynq 2016-05-01

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Pass Parameter während der Instanziierung von IP-Core in vivado

Obwohl es aus der Forschung unmöglich scheint: Passing parameter to xci core Ich bin der Gestaltung eines benutzerdefinierten Kern, der eine Instanz eines Xilinx-FIFO verwendet. Das oberste Modul weis

verilog xilinx vivado 2016-03-18

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Blind/Boden unbenutzte Testbench-Ports

Ich habe Top-Modul einschließlich Sub-Module in der Testbench-Datei instanziiert. Die Submodule sind ziemlich frei für sich selbst, daher muss ich beim Testen des obersten Moduls nur wenige Signale ei

vhdl xilinx vivado 2016-03-23

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Wie kann ich Xilinx Vivados Simulationsbibliotheken für z. QuestaSim?

Ich möchte die Xilinx Vivado Simulation Primitiven für QuestaSim (ModelSim) kompilieren. Die Dokumentation enthält einen TCL-Befehl, aber ich würde einen gemeinsamen Shell-Befehl wie die alten für ISE

bash xilinx modelsim vivado questasim 2016-03-23

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VHDL in Datei schreiben tut nichts

Ich schrieb ein Bildbearbeitung Stück VHDL-Code. Zum Testen habe ich eine Datei mit Pixelwerten mit Matlab und einer relativ einfachen Testbench erstellt (sie füllt nur die Werte von der Datei bis zur

vhdl vivado test-bench 2016-05-13

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Vivado erkennt Änderungen der Testbench-Datei nicht an

Ich brauche Hilfe mit Vivado 2015.4. VHDL Ich habe eine Testbench-Datei zu meinem Projekt hinzugefügt und es hatte einige Fehler darin. Nachdem ich diese Fehler geändert habe, aber wenn ich die Simula

vhdl vivado 2016-05-18

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Zusatz funktioniert nicht in For-Schleife Verilog

Ich versuche, einen Verilog-Code zu schreiben, der zwei Gleitkommazahlen multipliziert. Der Versuch, sich durch Verschieben und Hinzufügen auf zwei Mantisse zu vervielfachen, ist der Punkt, an dem ich

for-loop verilog addition vivado 2016-04-01

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Verilog Syntaxfehler in der Nähe von immer

Ich bin neu bei Verilog. Wenn ich versuche, Code für eine endliche Zustandsmaschine zu schreiben. Ich bekomme: [Synth 8-434] gemischt Ebene empfindlich und Flankengetriggertes Ereignis Kontrollen nich

verilog vivado 2016-04-10

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Verwenden der Uhr auf BASYS 3

Ich möchte die Uhr des BASYS 3 für mein Projekt verwenden. Wenn ich nach der Einschränkung des Projekts suche, habe ich folgenden Code gefunden: set_property PACKAGE_PIN W5 [get_ports clk] set_proper

vhdl clock vivado 2016-04-15

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Unbekannter Fehler bei der Synthese von AXI IPs

Ich ist versucht, die IP-Paket-Tools in Xilinx Vivado zu verwenden, um einen Co-Prozessor mit einer AXI-Lite-Schnittstelle zu erstellen und es in einem Entwurf Zynq SoC nutzt für meine Digital-System

verilog vivado zynq 2016-04-18

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