vhdl

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verallgemeinerte Aggregat in VHDL

Ich habe ein Array/Vektor und ich möchte ein neues Array durch Verarbeitung der ersten generieren. Ein einfaches Beispiel für das, was ich brauche, ist, dass jedes i-te Element des neuen Arrays die Su

arrays vhdl fpga 2016-07-29

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VHDL/Verilog - Wird eine mathematische Operation in einer Bereichsanweisung synthesiert?

Sagen Sie bitte den folgenden Code haben, signal a : std_logic_vector(N - 1 downto 0); Oder for i in 0 to N - 1 ... Hat der N-1 Teil in tatsächliche Logik synthetisiert bekommen, oder ist die

vhdl verilog system-verilog 2016-07-30

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Kann Signalwert in VHDL nicht bestimmen

Ich bin gerade mitten in einer 12-Stunden-Debug-Sitzung und ich kann nicht, für das Leben von mir, diesen Buckel passieren. Die Art, wie mein Code eingerichtet wird, habe ich einen 8-Bit-std_logic_vec

vhdl 2016-08-04

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Array von parametrisiert Elementen in VHDL

In VHDL ist es möglich, Array-Typen von parametrierbaren Bereich in der Art und Weise zu erstellen: type t_array_type is array (natural range <>) of std_logic_vector(7 downto 0) Jetzt ist es möglich,

arrays range vhdl 2016-08-05

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Unvollständige Sensitivitätsliste in VHDL mit Sigasi Editor

Momentan versuche ich meine VHDL Fähigkeiten zu entwickeln und deshalb benutze ich das Sigasi Plugin für Eclipse um VHDL Code zu schreiben. Sigasi ist ein großartiges Werkzeug, aber es gibt eine Sache

vhdl sigasi-studio 2016-08-05

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Gibt es eine Möglichkeit, einen Bibliotheksnamen in Incisive über die Befehlszeilenschnittstelle anzugeben?

In Modelsim kann ich einen Bibliotheksnamen angeben, verwendet werden, zum Beispiel: vlib MyPersonalLib vcom -work MyPersonalLib foo.vhd vsim MyPersonalLib.foo Gibt es eine Möglichkeit, dies ohne

vhdl verilog system-verilog hdl cadence 2016-08-08

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VHDL-Empfindlichkeitsliste

Ich muss die Sensitivitätsliste der folgenden Frage ausfüllen, kann mir jemand helfen? signal:A,B,C,X,Y,Z:bit comb1:process ( .... ) begin X<=Z xor B; Y<= X or B; C<= A and B; Z<=A; B<= not Z;

vhdl 2016-08-08

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So beschränken Sie Ganzzahl in VHDL 2008

Ich möchte Variable in Datensatz beschränken. Diese Variable ist id_dd in test_vector (Rekord) type test_vector is record id_dd : integer; stimulus : bit_vector; response : bit_ve

vhdl 2016-08-09

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muss tatsächlich ein statischer Name sein - Indexierungsvektor in Portmap

Ich denke, dass dieser Fehler ein Ergebnis von GHDL nicht unterstützt VHDL 2008 ist. Der Fehler tritt in Zeile 27/28, wenn ff0 D ist der Wert von Vektor DIN zugeordnet . Was ist der richtige Weg, um d

vhdl ghdl 2016-08-09

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GHDL + Code-Abdeckung mit gcov (Ubuntu 16.04 LTS)

Diese page (von Arnim Läuger in 2005) erklärt, dass eine Werkzeugkette {GHDL + gcov} VHDL-Code abdecken kann. Frage: Funktioniert es noch heute mit den neuesten Versionen von GCC, GCOV und GHDL? Der f

vhdl code-coverage gcov ghdl 2016-08-09

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