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Gute Seiten/Blogs für FPGA-Entwicklungsprojekte

Ich bin auf der Suche nach interessanten Online-Ressourcen zur FPGA-Entwicklung - Websites, Blogs, so etwas. Was ich suche, sind Beispiele für spaßige (und hoffentlich nicht zu teure) Projekte, die ma

embedded vhdl fpga firmware 2008-12-31

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Programm zum Zeichnen von VHDL-Blockdiagrammen?

Gibt es ein kostenloses Programm, das eine Sammlung von VHDL-Dateien analysieren und daraus ein Blockdiagramm erstellen kann? bearbeiten Ich suche mehr für ein Programm, das ein Blockdiagramm Bild auf

diagram vhdl 2009-07-20

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Wie implementiert man Datenstrukturen wie Stack/Queue in VHDL?

Wie kann ich das Verhalten eines Stapels oder einer Warteschlange in VHDL simulieren? Irgendwelche Zeiger? Ich hatte gedacht, etwas wie logische Verschiebungsoperation von Bits zu verwenden, aber wie

vhdl 2009-02-28

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Zähler Ausgabe zeigt ASCII Zeichen

Ich habe den folgenden Code zu zählen bis 59. Es beginnt gut, aber nach 31, beginnt, ASCII-Zeichen wie '(', '$', '#' etc., anstelle von Zahlen. jede Idee, wohin ich gehe falsch? LIBRARY ieee; USE iee

vhdl 2009-03-01

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Können Sie eine Website für vhdl-Quellcodes empfehlen?

Ich möchte eine VHDL-Quellcode-Website, die einen gebrauchsfertigen Komponentenquellcode zur Verfügung stellt. zum Beispiel: Volladdierer vhdl Quellcode.

hardware vhdl hardware-design 2009-06-17

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Wie kann ich diese STD_LOGIC_VECTORs für meine Hausaufgaben hinzufügen?

Nach dem Debuggen meines Codes bin ich an den Punkt gelangt, an dem der Compiler das akzeptiert, aber es löst eine Simulatorausnahme aus. Die Hauptprobleme, die ich hatte, sind mit der Initialisierung

vhdl 2009-03-11

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Verketten von Bits in VHDL

Wie verketten Sie Bits in VHDL? Ich versuche, den folgenden Code zu verwenden: Fall b0 & b1 & b2 & b3 ist ... und es wirft einen Fehler Dank

concatenation vhdl 2008-10-16

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Wie mache ich Quartus II kompilieren schneller

Ich benutze Altera Quartus 2, um einen benutzerdefinierten 8-Bit-Prozessor zu tun und es dauert ewig auf meinem Laptop zu kompilieren. Ich benutze nur Simulationen und mache meinen Prozessor in Schalt

vhdl quartus 2008-12-10

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Laden Sie ein halbes Wort und laden Sie das Byte in einem einzelnen Datenpfad

Es gab dieses Problem, das zum Implementieren eines Ladebytes in einen Einzelzyklus-Datenpfad gestellt wurde, ohne den Datenspeicher ändern zu müssen, und die Lösung war etwas darunter. alt text http:

mips verilog cpu-architecture vhdl 2010-03-03

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Warum kann ich diesen `std_logic_vector` nicht inkrementieren?

Was ist hier los? Warum bekomme ich einen "Operator-Argumenttyp, der nicht passt", und was kann ich tun, um es zu beheben? -- -- 32-bit counter with enable and async reset -- architecture synthesis

vhdl 2009-05-12

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