Gibt es ein kostenloses Programm, das eine Sammlung von VHDL-Dateien analysieren und daraus ein Blockdiagramm erstellen kann?Programm zum Zeichnen von VHDL-Blockdiagrammen?
bearbeiten Ich suche mehr für ein Programm, das ein Blockdiagramm Bild aufbauen wird mit der Dokumentation für die Hierarchie gehen zusammen, ähnlich wie javadoc baut ein Klassendiagramm nach der Dokumentation für eine Reihe von Parsen Klassen.
Es gibt sowieso nichts Open-Source. Vor einiger Zeit suchte ich nach etwas ähnlichem für Verilog-Designs ohne Erfolg.
Alteras Quartus kann VHDL kompilieren und Sie mit den Schaltblöcken der obersten Ebene versorgen, die die VHDL-Signale darstellen. Dito mit Xilinx ISE. Es ist keine Open-Source-Software, aber es ist kostenlos herunterzuladen und zu verwenden.
Mentor's HDL designer ist für diesen Zweck, aber es ist nicht frei, obwohl Sie wahrscheinlich eine vergünstigte Studentenversion bekommen.
Wie Thetrus festgestellt hat, hat Quartus auch einen RTL-Viewer, aber die Qualität der von ihm erzeugten Diagramme ist ziemlich schlecht - Sie können sie nicht wirklich zur Dokumentation verwenden. Sie sind am nützlichsten für das Auffinden von Synthesefehlern.
Synplify Pro und Synplify Premier hat einen RTL-Viewer und ist mein bevorzugtes Programm von denen, die ich gesehen habe. Ich habe auch RTL-Zuschauer in Xilinx ISE, Alteras Quartus und Mentors HDL-Designer gesehen.
Einfach nur neugierig, aber man würde nicht passieren, zu wissen, wo diese in ISE würden Sie? –
In Xilinx ISE: Wenn in „Implementierungsmodus“ (wahlweise von oben Hierarchiebaum Combo-Box), eine der Unteraufgaben des Syntheseprozesses „View RTL Schema“ ist. Dies zeigt jedoch nicht die ursprüngliche Struktur von VHDL-Entitäten, es zeigt das Syntheseergebnis in Form von Schemata. Dies bedeutet, dass einige Entitäten durch erkannte FPGA-Zellen ersetzt/implementiert werden und daher für die Dokumentation nicht verwendbar sind. – Josip