vhdl

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Wie whith VHDL Generika in Code-Coverage-

beschäftigen, wenn eine digitale Architektur Prüfung geschrieben in VHDL und streben 100% Code Abdeckung, ich weiß nicht wirklich, wie mit generic Eingänge zu behandeln. In meinem Fall habe ich eine e

testing vhdl code-coverage 2016-04-04

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Wie kann ich meine Simulationsergebnisse von Active-HDL in einem Wellenformfenster anzeigen?

Ich habe meine Testbench-Skripte mit Active-HDL-Unterstützung erweitert. Active-HDL verhält sich meistens wie QuestaSim oder ModelSim, selbst die Befehlszeilenargumente sind ähnlich. Ich habe eine Act

vhdl simulation test-bench active-hdl 2016-04-04

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VHDL-Codefehler

Ich habe diesen Code für einen seriellen Addierer in VHDL. Ich versuche es zur Arbeit zu kommen, aber ich halte auf einen Fehler erhalten, die sagt: Fehler in VHDL Datei gefunden - Line: 17 Fehler: In

vhdl 2016-04-04

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Serialisierungscode in VHDL

Ich versuche eine (sehr einfache) GPU auf einem Spartan-6 FPGA mit VHDL zu erstellen. Das große Problem, auf das ich gestoßen bin, ist, dass mein Verständnis von HDL ziemlich begrenzt ist - ich habe m

for-loop vhdl fpga rasterizing spartan 2016-04-05

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Debugging von 128 Punkt FFT

Ich implementiere 128 Punkt fft mit IP CORE. In datasheeet von FFT IP Kern v-7 DS260 es wird erwähnt, dass die Eingabe in Zweierkomplementform und in Festkommadarstellung gegeben sein muss. Kann mir j

vhdl 2016-04-06

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VHDL "For" Loop Null Bereich

Ich habe seit einigen Stunden bei diesem Problem stecken geblieben, und es scheint, ich kann die Lösung nicht finden, indem Sie suchen, d. H. Hier und bei Google nichts gefunden. Hier ist mein Stück C

loops for-loop vhdl hdl 2016-04-08

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Fehler mit VHDL Script Syntax

ich diesen Code habe ich möchte ein LFSR tun, aber ich habe einige Probleme, einschließlich: ERROR:HDLParsers:3010 - "C:/Users/user/Documents/tp_vhdl/median_LSFR/LSFR.vhd" Line 18. Entity LFSR does no

vhdl 2016-04-08

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VHDL-Flip-Flop zurückgesetzt anders als 0

ist eine Möglichkeit, Flip-Flop-Vektor auf einen anderen Wert als alle 0 zurückgesetzt? so etwas wie: PROCESS (clk) BEGIN IF RISING_EDGE(clk) THEN IF rst = '1' THEN ff <= INP

vhdl reset value flip-flop 2016-04-09

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Realisierung von Top Level Entity in Testbench mit VHDL

Ich bin ein Neuling in VHDL und Hardware-Welt. Ich versuche, einen Count & Vergleichen Beispiel mit Top-Level-Hierarchie und testen Sie es mit Testbench und sehen Sie die Ergebnisse auf ISIM. Hier ist

vhdl simulation test-bench 2016-04-10

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ERROR: Xst: 827 = Signalzahl kann nicht synthetisiert werden, schlechte Synchron Beschreibung

Ich versuche, einen Aufzug zu simulieren und als Ergebnis erhalte ich die Fehler ERROR:Xst:827 = Signal count cannot be synthesized, bad synchronous description Ich folge dem Code aus dieser Quelle

vhdl 2016-04-11

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