vhdl

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Illegale Syntax für Subtyp-Anzeige VHDL200X

Ich versuche ein "dynamisches" 2D-Array zu erstellen, das ich mit Generics in meiner Entity festlegen kann. folgte ich dem Beispiel in https://s3.amazonaws.com/verificationhorizons.verificationacademy

vhdl synthesis xilinx-ise 2016-05-02

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konvertieren Sie eine Ganzzahl in eine Zeichenfolge - VHDL

Ich muss einige Integer-Werte auf einem 2x16-Display anzeigen, aber das Display erkennt nur ASCII-Zeichen. Bevor ich also einen Wert an die Anzeige sende, muss ich ihn in einen String umwandeln ... Ir

vhdl 2016-05-03

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VHDL for Schleife geben Sie mir immer den gleichen Wert

Was ich tun möchte, ist das Element 0+11, dann 1+10, dann 2+9 und so mit allen anderen, aber wenn ich simuliere, es dauert nur die ersten Elemente (0,11). Ich dachte auch, es wäre eine gute Idee, die

loops for-loop vhdl clock rom 2016-05-03

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NPN simuliert nicht in VHDL

Ich habe den folgenden Code für einen VHDL NPN-Schalter codiert, aber aus irgendeinem Grund, obwohl die Syntax korrekt ist und es gut kompiliert, funktioniert die Ausgabe nicht auf Simulation. LIBRARY

switch-statement vhdl 2016-05-04

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Alternativer Weg für Port Map in Bearbeitung?

Soweit ich in VHDL verstehe, ist es nicht möglich, Port-Zuordnungen zu Komponenten innerhalb eines Prozesses zu haben. und ich war neugierig, ob es einen alternativen Weg gibt, sich einem bedingten Sz

vhdl 2016-05-04

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Wie kann ich unbegrenzte Schleifen im FPGA implementieren?

Ich verstehe, dass Schleifen, die für vordefinierte Anzahl von Iterationen ausgeführt werden, während HLS entrollt werden. Aber was ist mit Loops ohne vordefinierte Grenzen? z. B. for (i = 0; i < j; i

vhdl verilog fpga 2016-05-05

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Fehler: 'math_real' ist nicht in der Bibliothek kompiliert. Ieee

So habe ich die Bibliotheken in meinem VHDL-Code deklariert. Aber das Werkzeug mir einen Fehler gibt zu sagen: Fehler: 'math_real' ist nicht in der Bibliothek ieee zusammengestellt I JasperGold von Ca

vhdl ieee 2016-05-06

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Tragwerksplanung von Shift Register in VHDL

Ich habe einen strukturellen Entwurf eines Schieberegisters in vhdl gemacht. Wenn WriteShift 1 ist, dann habe ich Shift und wenn es 0 ist, lädt das Shift-Register einen Preis. Obwohl load perfekt funk

vhdl simulation shift-register 2016-05-06

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Variable std_logic_vector oder Array-Eintrag in vhdl

Ich arbeite zur Zeit auf AES-Verschlüsselungsschlüssel von drei verschiedenen Größen (128.192 und 256 Bit). ich mich gefragt, ob ich kann erklären/eine std_logic_vector einer variablen Größe verwenden

aes vhdl 2016-05-10

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in der Nähe von Text "=" erwartet "(" oder "'" oder "."

Ich versuche, eine Entität zu erstellen, um ein Array aus Signalen zu füllen, aber ich bekomme den folgenden Fehler: near text "=" expecting "(" oder "" "oder"". Das ist mein VHDL-Code library ieee;

vhdl 2016-05-10

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