vhdl

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VHDL Fehler "erwartet beginne"

library ieee; use ieee.std_logic_1164.all; entity data_choose is port( A :in std_logic_vector(3 downto 0); B: out std_logic_vector(3 downto 0); clk : in std_logic); end entity data_choose; arc

vhdl 2016-04-25

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Variable oder Signal benötigt?

Also entwerfe ich einen seriellen Quadrierer. Mein Programm nimmt einen grundlegenden Binärzähler und verwendet jede Zählung des Zählers, um Quadrate in Reihe zu berechnen. Wenn ich versuche, meinen C

variables signals vhdl 2016-04-25

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VHDL: Kosinus Lookup Tabelle

Ich arbeite mit VGA auf meinem Basys3 FPGA, und ich möchte derzeit eine Zonenplatte zeichnen, für die die Gleichung ist (1 + cos (k * r^2))/2, wobei r ist der Abstand von der Plattenmitte und k = 2 *

drawing vhdl fpga lookup-tables vga 2016-04-26

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Indizierung von Original-Vektor in einer Funktion in VHDL

Ich möchte eine Funktion in VHDL schreiben, die die oberen paar Bits von std_logic_vector gegeben wird und Sachen zu ihnen tut, aber es scheint, dass die Indizierung meiner Funktion noch zu zählen beg

vhdl 2016-04-26

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So führen Sie die Simulation für eine bestimmte Anzahl von Taktzyklen durch

An alle, Ich bin neu in VHDL. Ich habe ein funktionierendes Design, aber meine Simulation läuft immer weiter, bis ich die Simulation abbringe. Wie unterbreche ich im Prüfstand die Simulation nach x Ta

vhdl simulation clock cycle 2016-04-26

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Zeitteilung (Periode) Auswahl in vhdl

Ich mache gerade ein Projekt in VHDL, in dem ich einen Zähler habe, der in 100ms oder in 1000ms aktualisiert werden muss, wenn eine Taste gedrückt wird. Beispiel: If Key3=0 then c=c+1 (100ms) elsif

process case vhdl clock period 2016-04-26

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Array von STD_LOGIC_VECTOR

Ich möchte ein Array erstellen, das std_logic_vectors als seine Elemente enthalten kann, aber ich bin nicht sicher, wie Sie die Elemente in das Array platzieren. Mein Code das Array zu erstellen, ist

arrays vector vhdl 2016-04-27

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Simulationsfehler in vhdl

Ich verwende den folgenden Code für das erste Bit eines Aufwärts-Abwärtszählers. Ich habe die notwendigen Portkarten erstellt und habe keinen Syntaxfehler. Obwohl meine Simulation nicht funktioniert.

vhdl simulation 2016-04-27

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VHDL: conv_std_logic_vector Parameter Fehler

Ich habe einige Probleme mit der conv_std_logic_vector Funktion in Quartus. Ich verwende die Funktion, um eine Integer-Variable in eine std_logic_vector zu konvertieren. Wenn i den Code zu kompilieren

parameters vhdl quartus 2016-04-30

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Speichern von Daten in RAM auf einem Zynq-Gerät

Ich habe im Moment einige Probleme beim Speichern eines Bildes im PS-Teil meiner Zynq in den DDR3 meiner Platine, und dann lesen Sie das Bild in die PL-Seite der Platine, so dass der dort erstellte VG

vhdl vivado zynq 2016-05-01

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