So führen Sie die Simulation für eine bestimmte Anzahl von Taktzyklen durch

Question

An alle, Ich bin neu in VHDL. Ich habe ein funktionierendes Design, aber meine Simulation läuft immer weiter, bis ich die Simulation abbringe. Wie unterbreche ich im Prüfstand die Simulation nach x Taktzyklen? Ist das im Uhrprozess gemacht?

clk_process :process 
    begin 
    clk <= '0'; 
    wait for clk_period/2; 
    clk <= '1'; 
    wait for clk_period/2; 
end process; 

Bitte und Danke!

Answer 1

In VHDL-2008:

if now >= clk_period * x then 
    std.env.stop; 
end if; 

In früheren Versionen (funktioniert noch im Jahr 2008 aber!):

assert now < clk_period * x report 
    "Stopping simulation : this is not a failure!" severity failure; 

Diese letztere Neugier (missbrauchen zu einer Assertion) tatsächlich in Janick Bergeron Buch empfohlen "Testbenches schreiben"!

Die Uhr Prozess ist so gut ein Ort wie jeder für sie, aber ein separater Prozess (wahrscheinlich empfindlich auf Uhr) für die Simulation Kontrolle kann marginal sauberer Design sein.