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VHDL Warum ist der Zustand S0 aktiv, wenn er nicht sein soll?

Ich habe Probleme mit diesem Code. Es scheint, dass der Zustand S0 immer aktiv ist, auch wenn es nicht sein sollte. Es scheint, dass die Ausgabe dieses Zustands invertiert ist (aktiv, wenn es deaktivi

vhdl fpga altera quartus digital-logic 2016-05-19

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VHDL: Vor-/Rückwärtszähler mit zwei Tasten

Ich versuche, einen 4-Bit-up/down-Modulo10-Zähler zu machen. Button1 - zählt hoch, Button2 - zählt runter. Ich versuche es mit dem Befehl rising_edge zu tun, aber für zwei Signale, die ich nicht defin

vhdl counter quartus 2016-05-21

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Wie kann ich eine VHDL-24-Stunden-Uhr testen?

Ich habe ein kleines Problem beim Versuch, meinen VHDL zu testen. Ich benutze ein fpga Baysis 2, um meinen Code auszuführen, und es funktioniert ziemlich gut auf der Hardware, aber wenn ich das Progra

vhdl fpga 2016-05-22

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Kann nicht folgern für „RUN-STOP“ registrieren, weil ihr Verhalten nicht unterstützt Register überein Modell (Quartus II)

Fehler: 10821,10822 ... und viele more..please Hilfe .. (separates Modul) Error (10821): HDL error at AxisCounter.vhd(48): can't infer register for "RunStop" because its behavior does not match any su

vhdl 2016-05-22

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VHDL, FPGA, 7segment LED mit Taster

Quartus2V13.0SP1 DE1board VHDL Ich bin ein Student der Universität. Professor sagte "nicht verwenden CLOCK und 'Ereignis". Gestern habe ich umgekehrte onoff auf 7segmentLED getan. Ich habe diese Frage

button vhdl fpga 2016-05-23

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Signal x kann nicht synthetisiert werden, schlechte synchrone Beschreibung

Ich bin sehr neu zu vhdl und ich kann nicht finden, was diesen Fehler verursacht. Ich versuche, die Funktionalität eines CD54/74HC192 Circuit zu replizieren. Jede Hilfe würde sehr geschätzt werden. li

vhdl 2016-05-23

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Wie kann ich Quelldateien während einer Sphinx-Ausführung vorverarbeiten?

Ich habe eine Sphinx-Dokumentation für mein Projekt eingerichtet und möchte Doc-Strings für die Quelldateien extrahieren und in die endgültige Dokumentation einbetten. Leider wird die Sprache der Quel

python python-3.x vhdl python-sphinx read-the-docs 2016-05-24

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VHDL Inkrement 10-Bit-Programmzähler von 1

Ich versuche, eine 32-Bit-CPU mit einem modifizierten MIPS-Befehl in VHDL festgelegt. Ich versuche gerade, meinen Programmzähler für den nächsten Befehl um 1 zu erhöhen, es sei denn, es handelt sich u

vhdl 2016-05-27

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HLS-Tool, um Mathematik auf FPGAs einfacher zu machen

Ich habe ein Problem, das einfacher mit einem HLS-Tool als mit dem Schreiben der rohen VHDL/Verilog gelöst wird. Momentan verwende ich eine Xilinx Virtex-7, da ich denke, dass dies bereits von einigen

vhdl signal-processing verilog fpga 2016-06-01

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vivado zeigt falsche reellen Zahlen - Prüfstand - vhdl

variable cmp_diference : real; variable y_aus_tb : real := 4.9261; variable log3X : real := 4.929947e+00; . . cmp_diference := y_aus_tb - log3X; assert cmp_diference < 0.005 report "log3X =

vhdl vivado 2016-06-03

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