vhdl

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zyklische Verschiebung mit d-Flip-Flop vhdl

Ich versuche, einen Shifter mit d-Flip-Flop als Komponente zu entwerfen .. Der Flip-Flop funktioniert gut .. aber der Shifter-Ausgang bleibt undefined, wie soll ich es beheben? dies ist der shiftier C

vhdl hdl 2016-05-10

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Index Überlauf in VHDL std_logic_vector

Ich habe einen Zweifel in folgenden VHDL-Code in Bezug auf Indexüberlauf von len: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; package mypack is subtype s

vhdl 2016-05-13

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VHDL in Datei schreiben tut nichts

Ich schrieb ein Bildbearbeitung Stück VHDL-Code. Zum Testen habe ich eine Datei mit Pixelwerten mit Matlab und einer relativ einfachen Testbench erstellt (sie füllt nur die Werte von der Datei bis zur

vhdl vivado test-bench 2016-05-13

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Matlab Systemgenerator: Fehler mit Black Box

Ich verwende Xilinx Systemgeneratorblöcke in Matlab. Ich verwende einfach nur eine Blackbox mit einem Gateway in und Gateway aus. Der Code für die Black-Box ist sehr einfach und library IEEE; use IEE

matlab vhdl simulink xilinx-ise system-generator 2016-05-14

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Alu mit Uhr und Reset

Ich habe ein Projekt zum Erstellen einer ALU mit Uhr und Reset-Signale, aber für den folgenden Code erscheint dieser Fehler "Illegal sequentielle Anweisung". Ich denke, das Problem besteht in der Inst

vhdl 2016-05-15

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Ereignis und Transaktion in vhdl (Timing-Diagramm)

Ich habe versucht, das Problem zu lösen, aber ich habe eine andere Tabelle als die Tabelle, die Xilinx zeigt. Ich habe sowohl meine Antwort als auch meine echte Antwort gefunden. Xilinx zeigt, dass "o

vhdl 2016-05-15

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Erwartete eine umfangreichere RTL Viewer

Ich synthetisierte meine VHDL-Code. Als ich den RTL-Viewer sah, erwartete ich ein weiteres Ergebnis. Ich habe einen State-Machine-Build mit VHDL-Code (siehe unten) und habe das folgende Ergebnis (sieh

vhdl rtl 2016-05-17

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Vivado erkennt Änderungen der Testbench-Datei nicht an

Ich brauche Hilfe mit Vivado 2015.4. VHDL Ich habe eine Testbench-Datei zu meinem Projekt hinzugefügt und es hatte einige Fehler darin. Nachdem ich diese Fehler geändert habe, aber wenn ich die Simula

vhdl vivado 2016-05-18

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VHDL kann nicht Definition Operator „+“

bestimmen Wenn ich meinen Code versuche zu kompilieren es einen Fehler in dem folgenden Teil hat: overflow <= input_a(15) + input_b(15); ich die input_a und input_b als 15-Bit-Vektoren erklärt hatte

vhdl 2016-05-19

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Warum wird Code nicht kompiliert?

library IEEE; use IEEE.STD_LOGIC_1164.all; entity paralel_reg is generic (default : positive := 4); port(C, notR, E: in std_logic; D: in std_logic_vector(default downto 1); Q: out st

vhdl 2016-05-19

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