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Wie erstelle ich SPI-Core in Qsys?

Ich habe einige Probleme mit der Generierung von SPI-Master-Core in Qsys. Ich öffnete ein sauberes Design (ohne Kern drin) und fügte den SPI-Kern hinzu und exportierte alle seine Signale. Wenn ich das

vhdl verilog fpga qsys 2016-06-20

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"Top-Level-Design-Entity ist undefined" ... Was bedeutet es?

Dies ist der Code und speicherte es als IR.vhd, während der Name des Projekts als „8051“ gespeichert, wenn ich versuche, ein VHDL-Programm in altera zu kompilieren es zeigt „Fehler (12007): Top -Editi

vhdl altera 2016-06-20

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vhdl wähle ersten Vektor und setze alle anderen zurück

Ich mache ein Projekt in VHDL, und ich brauche Hilfe. Ich habe einig std_logic_vector s in einem Array-Typ, zum Beispiel sagen lassen: vector(0) = "00" vector(1) = "00" vector(2) = "00" vector(3) =

vhdl hardware 2016-06-21

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VHDL seltsam Behavoir eines Arrays von unsigned

grundsätzlich habe ich ein Array von unsigneds und einen Prozess, der den ersten Wert von im Array um eins erhöht. Dies funktionierte gut, bis ich ein asynchrones Zurücksetzen implementierte, das die

arrays vhdl 2016-06-24

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VHDL - FPGA4U - Get Switch Werte

Ich möchte den Switch0 Wert auf den LEDs angezeigt bekommen. hier meine Entity: port( switchA : in std_logic_vector(7 downto 0) ); Und hier ist meine individuelle Art: type text_type is array (

vhdl fpga quartus 2016-06-24

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Wie zu sehen Flipflops der Zustandsmaschine in Quartus II

Ich habe eine Schaltung von VHDL Code in Quartus II erstellt. Da habe ich eine Staatsmaschine. Ich wählte die Art der Codierung: one-hot. Ich habe 9 Staaten und so sollte ich 9 Flipflops haben. Ist es

vhdl state-machines quartus 2016-06-24

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Array in VHDL auswählen

Ich habe ein Paket, das ein Array hat. type reg_array_type is array (1 downto 0) of std_logic_vector(7 downto 0); constant REG_ARRAY_C : reg_array_type := ( x"00", x"01"; Ich verwende

arrays vhdl 2016-06-27

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Verschiedene Flipflops - verschiedene Ausgänge für einen Reset-Eingang

Ich habe 9 Flipflops und einen Reset-Eingang. Ich muss die Ausgänge von 8 Flipflops auf 0 setzen, wenn der Reset 0 ist. Und Ausgabe eines Flipflops zu 1. Dieses Flipflop ist einzigartig und hat sich n

vhdl flip-flop 2016-06-28

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Iterationslimit erreicht - einfacher Zähler in VHDL FSM

Ich habe den Fehler "Iterationslimit erreicht" in einem einfachen FSM. Dies ist ein Teil einer größeren FSM, die ich für eine Klassenzuweisung machen muss, und ich habe das Problem in diesem spezielle

iteration vhdl limit counter fsm 2016-07-02

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VHDL Zuordnung zu einem Array-Typ

Betrachten wir eine Art type foo is array (0 downto 0) of std_logic_vector(7 downto 0); Warum muss ich einen Compiler-Fehler, wenn ich versuche, einen konstanten Wert dieser Art zu schaffen, zum Bei

arrays types vhdl variable-assignment 2016-07-04

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