altera

0Hitze

1Antwort

Maximale Frquenz meines FPGA-Designs in Quartus (Altera)

Ich habe gehört, dass während der Kompilierung die maximale Frequenz des kompilierten Designs geschätzt wird und irgendwo in Logs angezeigt werden kann - mein Problem ist, ich kann es nicht finden. Ir

fpga altera quartus 2016-07-03

---

0Hitze

1Antwort

Clock Management Altera DE 1

Ich entwerfe einen Prozessor basierend auf der Altera DE1-Platine. Mein größtes Anliegen ist das Energiemanagement. Ich verstehe, dass DE1 Board 3 Clock-Eingänge und einen externen Clock-Eingang, der

vhdl verilog fpga altera 2016-07-06

---

1Hitze

1Antwort

VHDL Warum ist der Zustand S0 aktiv, wenn er nicht sein soll?

Ich habe Probleme mit diesem Code. Es scheint, dass der Zustand S0 immer aktiv ist, auch wenn es nicht sein sollte. Es scheint, dass die Ausgabe dieses Zustands invertiert ist (aktiv, wenn es deaktivi

vhdl fpga altera quartus digital-logic 2016-05-19

---

0Hitze

1Antwort

Verilog code 2 Fehler, die ich nicht finden kann: Wäre dankbar für ein zusätzliches Augenpaar, um einen Fehler zu entdecken, den ich vielleicht übersehen habe

Ich schreibe einen Verilog-Code, wo ich zwei Dateien lese und diese Zahlen speichere Register. Ich multipliziere sie dann und füge sie hinzu. So ziemlich ein Multiplikationsakkumulator. Jedoch habe ic

verilog modelsim altera 2016-05-31

---

2Hitze

2Antwort

So überprüfen Sie den Durchsatz und die Latenz in Altera OpenCL

Im altera Designbeispiel habe ich versucht, Vektor hinzufügen, aber ich kann nicht den Durchsatz und die Latenz des Kernels aus den Kompilierungsergebnissen erhalten. Ich habe die Programmieranleitung

opencl altera 2016-06-01

---

0Hitze

1Antwort

VHDL Altera Qartus Zufallsdaten im vorzeichenlosen Register nach (andere => 0) + 1

Ich habe Probleme herauszufinden, warum ich Probleme mit meiner Uhr enable Timer in einem UART-Controller bekomme. Der Zähler ist cntR. Es sollte das Zählen von Null zu starten, nachdem eine Bedingung

vhdl fpga altera quartus 2016-07-23

---

0Hitze

1Antwort

Iterationsgrenze bei der Implementierung eines Multicycled-Prozessors

Ich versuche, einen einfachen Multicycle-Prozessor zu implementieren, und ich stieß auf einige Probleme, die ich nicht durchkommen werde. Der Code ist unten. Ich experimentiere gerade jetzt, um das fl

verilog fpga cpu-architecture altera quartus 2016-06-05

---

1Hitze

1Antwort

Versuchen, Fmax in VHDL zu finden, aber zusätzlichen Zyklus der Verzögerung

Ich möchte die Geschwindigkeit meines VHDL Design sehen. Soweit ich weiß, ist dies in der Quartus II Software mit Fmax angegeben. Nach dem Zusammenstellen meines Designs zeigt es einen Fmax von 653,59

vhdl altera quartus 2016-07-26

---

0Hitze

1Antwort

Ich schrieb ein VHDL-Programm für IEEE Float ALU IP mit - Syntaxfehler

wird den Syntaxfehler zeigt: (Error (10396): Fehler VHDL-Syntax bei project_alu.vhd (69): gebräuchlichen Namen in konstruieren muss zuvor angegebenen Namen "Alu") entsprechen Fehler (10523): ignoriert

vhdl altera 2016-06-16

---

0Hitze

1Antwort

"Top-Level-Design-Entity ist undefined" ... Was bedeutet es?

Dies ist der Code und speicherte es als IR.vhd, während der Name des Projekts als „8051“ gespeichert, wenn ich versuche, ein VHDL-Programm in altera zu kompilieren es zeigt „Fehler (12007): Top -Editi

vhdl altera 2016-06-20

---