Maximale Frquenz meines FPGA-Designs in Quartus (Altera)

Question

Ich habe gehört, dass während der Kompilierung die maximale Frequenz des kompilierten Designs geschätzt wird und irgendwo in Logs angezeigt werden kann - mein Problem ist, ich kann es nicht finden. Irgendeine Idee, wo es in Quartus 13.0 liegt? Screenshot wäre super, danke im Voraus für Hilfe.

Answer 1

Sie können die maximale Frequenz sehen (von Ihrem Design) in dem Bericht des Time Quest Timing-Analyzer:

Edit: Durch die Art und Weise Sie auch die maximale Frequenz in der Protokolldatei überprüfen, ob Sie möchten die GUI nicht verwenden. Überprüfen Sie in Ihren Synthese-Ergebnissen den TimeQuest Timing Analyzer Bericht: unitname.sta.rpt