fpga

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Clock Management Altera DE 1

Ich entwerfe einen Prozessor basierend auf der Altera DE1-Platine. Mein größtes Anliegen ist das Energiemanagement. Ich verstehe, dass DE1 Board 3 Clock-Eingänge und einen externen Clock-Eingang, der

vhdl verilog fpga altera 2016-07-06

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Wie Inhalt der Look-up-Tabelle zu sehen

Stellen Sie sich vor, wir haben einen einfachen Code für FPGA, möchte ich wissen, ob es eine Möglichkeit gibt, Inhalt der spezifischen Lookup-Tabelle nach der Synthese zu sehen, tatsächlich, dass Date

fpga xilinx vivado 2016-07-06

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Betriebssystemunterstützung für NIOS II

Ich versuche die Betriebssystemunterstützung für den nios II Softprozessor zu verstehen. Altera und das Internet bieten einige Antworten auf diese Frage, aber in den Foren werden die meisten Informati

operating-system fpga rtos nios 2016-07-06

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FSM Implementierung eines Entprellschaltung in Verilog (Fehler in der Zeit Zecke)

Ich brauche ein Problem in FPGA-Prototyping von Verilog Beispiele zu lösen Pong Wenn sein Autor Fehler oder ich etw falsch tun, wenn ich auf simulieren vivado ich finde keine Änderung in q_reg <= q_ne

verilog fpga fsm 2016-07-10

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Wie wird der digitale Ausgang von FPGA an einen DAC angeschlossen?

Ich habe derzeit einen sehr, sehr grundlegenden DDS-Kern (?) Mit einem Zähler, Tuning-Wort und Sinus-LUT, der 16 Bit-Werte ausgibt, um mit einem Sinus-Wert für einen DAC zu korrelieren. Ich benutze di

verilog fpga xilinx dac 2016-07-13

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"Komponenteninstanz" uut "ist nicht gebunden" bei der Simulation eines Prüfstands mit GHDL-Simulator

Ich habe ein Problem mit GHDL (http://ghdl.readthedocs.io/en/latest/), um mein VHDL-Design zu simulieren. Also, wenn ich den Befehl ghdl -e Averager_tb verwenden, um die Testbank mit GHDL zu kompilier

vhdl fpga hdl ghdl 2016-07-21

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Was ist die notwendige Header-Datei für die prvGetInterruptControllerInstance() - Funktion in FreeRTOS?

Ich versuche, den Interrupt der FPGA zu FreeRTOS in Zedboard zu verknüpfen. Wenn ich den Code schreiben: InterruptController = (XScuGic *)prvGetInterruptControllerInstance(); Ich bekomme einen Fehle

c fpga freertos 2016-07-22

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VHDL Altera Qartus Zufallsdaten im vorzeichenlosen Register nach (andere => 0) + 1

Ich habe Probleme herauszufinden, warum ich Probleme mit meiner Uhr enable Timer in einem UART-Controller bekomme. Der Zähler ist cntR. Es sollte das Zählen von Null zu starten, nachdem eine Bedingung

vhdl fpga altera quartus 2016-07-23

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Keine Antwort von Arducam OV5640 Kameramodul

Ich arbeite an einem Projekt mit Kameras, die einen Zynq FPGA auf einer Digilent Zybo Karte verwenden. Ich kann eine Antwort von einem OV7670 erfolgreich erhalten, indem ich es über SCCB konfiguriere.

camera vhdl sensor fpga zynq 2016-07-29

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verallgemeinerte Aggregat in VHDL

Ich habe ein Array/Vektor und ich möchte ein neues Array durch Verarbeitung der ersten generieren. Ein einfaches Beispiel für das, was ich brauche, ist, dass jedes i-te Element des neuen Arrays die Su

arrays vhdl fpga 2016-07-29

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