fpga

1Hitze

2Antwort

Entwickelt ein D FF mit Strucural Verilog aber der Q-Ausgang wird als 'Z' angezeigt

Ich möchte es den Ausgang des Flip-Flops anzeigen, aber stattdessen listet es den Ausgang als 'Z'. Wie kann ich es dazu bringen? Code: module d_flip_flop_edge_triggered(Q, Qn, C, D); output Q;

verilog fpga hdl 2016-03-19

---

0Hitze

1Antwort

Fehler in VHDL-Code

ich versuchte, diesen Code auszuführen nach Vorschlag auf einem anderen Posten @Brian Drummond Answer library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNS

vhdl fpga 2016-03-19

---

0Hitze

1Antwort

Verilog Erstellen einer Teilung durch zwei Zähler aus D Flip Flops funktioniert nicht

Ich habe eine funktionierende DFF unter dem Modul unten. d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); jedoch, wenn ich den "D" Eingang zu "Qn" switch - einen Devide-by-2-Zähler zu machen - der Prüf

verilog fpga test-bench 2016-03-20

---

3Hitze

1Antwort

Gibt es eine System-Verilog-Task, die die Länge einer Reg/Logik zurückgibt?

Es wäre schön, etwas Ähnliches wie sizeof() von C zu haben. Ich brauche nicht zu erwähnen, dass ich nicht erwarte, dass es synthetisierbar ist.

verilog fpga system-verilog synthesis 2016-03-27

---

5Hitze

1Antwort

DMA PCIe lesen Übertragung von PC zu FPGA

Ich versuche, DMA-Transfer arbeiten zwischen einem FPGA und einem x86_64 Linux-Rechner. Auf der PC-Seite Ich mache diese Initialisierung: //driver probe ... pci_set_master(dev); //set endpoint as ma

fpga dma pci-e 2015-06-02

---

0Hitze

1Antwort

Anzeigen verschiedener Zahlen auf 7 Segment

Ich benutze Digilent Basys 3 Board. Es hat 4 x 7-Segment-Anzeigen. Derzeit sind meine Codes module segmentdisplay(input clk, output segA, segB, segC, segD, segE, segF, segG, segDP,D1,D2,D3,D

verilog fpga xilinx hdl 2016-03-27

---

1Hitze

3Antwort

Was umfasst "Ergebnisqualität (QoR)"?

Die Anbieter von EDA-Tools für HDL-Design und -Simulation verwenden zunehmend den Begriff Ergebnisqualität (QoR). Insbesondere wenn es um High-Level-Synthese (HLS) für FPGAs geht, wird der Begriff in

vhdl verilog fpga hdl asic 2016-03-27

---

5Hitze

2Antwort

Ist es möglich, den Platzbedarf eines Baumes von binären Operationen auf einem FPGA auf Kosten der Bandbreite um einen Faktor von weniger als 2 zu reduzieren?

Ich habe eine Schaltung, bei der bei jedem Taktzyklus N 32-Bit-Eingänge vorhanden sind, die berechnet werden sollen. Ich habe eine binäre Operation, die zwei 32-Bit-Eingaben benötigt und einen 32-Bit-

architecture tree fpga 2015-07-27

---

6Hitze

1Antwort

Was ist der einfachste Weg, ein Signal über MGT von Xilinx FPGA zu übertragen?

Ich möchte Signale (egal welche Art von Signal, nur zufällige binäre) über MGT Bahnen eines Xilinx FPGA senden. Dies dient zum Testen der MGT-Spuren auf der PCB. Was ist der einfachste Weg, dies zu er

fpga xilinx 2016-02-23

---

7Hitze

2Antwort

VGA-Controller mit VHDL

Ich versuche VHDL-Programmierung mit einigen Büchern und einem Altera DE1-Entwicklungskit von Terasic zu lernen. Das Problem hier ist, dass ich versuche, einen VGA-Controller für die Arbeit mit einer

vhdl fpga vga 2014-10-15

---