system-verilog

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Sollte ich den SystemVerilog-2-State-Datentyp im Design verwenden (nicht zur Verifizierung)?

SystemVerilog hat 2-State-Datentyp, sollte ich es im Design (nicht Verifikation) verwenden? Ich weiß, es würde die Simulationsleistung verbessern, aber hat es irgendwelche Auswirkungen auf die Synthes

system-verilog 2016-07-22

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SVA Annahme/Behauptungen für kontinuierliche Dateneingabe

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system-verilog assertions formal-verification system-verilog-assertions 2016-07-22

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Wie liest man ein Sonderzeichen aus einer Datei in Verilog?

Während ich etwas getestet habe, habe ich eine Test-Verilog-Datei geschrieben, die einige Daten aus einer Datei liest. Die Datei hat einige Kopfzeilen, die mit '###' beginnen, und wiederholte Zeilen m

file-io verilog system-verilog 2016-07-24

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verilog system-verilog 2016-07-28

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vhdl verilog system-verilog 2016-07-30

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verilog system-verilog rtl 2016-08-02

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Synchronisieren mit posegege of clock

Gibt es eine Möglichkeit zu fragen, ob die Simulation unter @(posedge clk) Ereignis neben der Verwendung eines benannten Ereignisses ist, die zur gleichen Zeit ausgelöst wird? Mit folgendem Code, kann

system-verilog 2016-08-07

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system-verilog uvm 2016-08-08

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Gibt es eine Möglichkeit, einen Bibliotheksnamen in Incisive über die Befehlszeilenschnittstelle anzugeben?

In Modelsim kann ich einen Bibliotheksnamen angeben, verwendet werden, zum Beispiel: vlib MyPersonalLib vcom -work MyPersonalLib foo.vhd vsim MyPersonalLib.foo Gibt es eine Möglichkeit, dies ohne

vhdl verilog system-verilog hdl cadence 2016-08-08

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Wie kann ich 2 Instanzen von Monitoren zu 2 Instanzen von Schnittstellen erstellen

Ich habe eine Klasse von Schnittstellen. Ich schaffe 2 Instanzen dieser Schnittstelle in der Spitze von: //Interface declaration pakmx_if_out vif_out[2](clk, rst); //Registers the Interface

system-verilog uvm 2016-08-09

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