system-verilog

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Wie kann man einen generischen NxM-Array-Multiplikator mit Verilog erzeugen?

Ich habe vorher ein 8 Bit um 8 Bit gemacht, aber es war nicht generisch. Ich kann nicht herausfinden, wie man den Code justiert, um es NxM Bit zu machen. Kann mir jemand helfen?

verilog system-verilog iverilog 2016-04-01

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Systemverilog -> Übergeben von Parametern von einer Schnittstelle, die eine andere Schnittstelle instanziiert

Ich versuche, eine Schnittstelle an ein Modul übergeben, das ein Array von Schnittstellen ist. interface front_port #(parameter DATA_WIDTH = 4); logic [DATA_WIDTH - 1 : 0] data; logic

verilog system-verilog 2016-04-06

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Gibt es eine empfohlene Methode zur Automatisierung der Modulanschlussverbindung?

Ich versuche, die besten Praktiken des ASIC-Designs in Verilog zu verstehen oder zu erforschen. Ich arbeite an einem mittelgroßen Block mit ~ 20 Untermodulen (je ~ 1000 Zeilen Code). Es ist ein mühsam

automation verilog system-verilog 2016-04-08

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SystemVerilog: Verwendung von unsized & unbased wörtlichen im Vergleich

ich durch die LRM geschaut haben, haben keine klare Antwort gefunden ... Wie wird die interpretiert folgende: logic [7:0] data; logic sig_out; assign sig_out = (data == '1); Wird es so interpret

system-verilog literals 2016-04-09

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Wie bekomme ich Simulationsstatistiken in SystemVerilog gedruckt?

Ich weiß, dass ein SystemVerilog-Systemaufruf die Simulationsstatistik ausgibt, aber ich kann mich nicht daran erinnern. Ich dachte, es wäre nützlich, die Antwort in StackExchange zu erfassen. Mit Sim

system-verilog 2016-04-15

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Wie kann man einem Byte-Array in SystemVerilog einen synthetisierbaren String zuweisen?

Ich möchte ein Byte-Array (oder einen anderen möglichen Typ) zu einer langen Zeichenfolge initialisieren. Zum Beispiel definieren: string str = "abcdefg". Ich lese diese zwei Links (Link 1 & Link 2),

verilog system-verilog hdl 2016-04-16

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Zugriffsspezifizierer in SystemVerilog

Ich bin total verwirrt in Zugriffsbezeichner local, static, virtual, protected und automatic. Geben Sie ein Beispiel oder Dokument für dasselbe an. Jede Hilfe wird sehr geschätzt.

verilog system-verilog 2016-04-19

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VERILOG Problem mit Struktur

Ich habe ein ungelöstes Problem mit der Verwendung von Struct in Verilog. Hier ist mein Code: //Other technic //typedef struct{bit Over_I;}reg_type; // Code module Overload(rst_n,clock,vlowp,IHigh

struct verilog system-verilog 2016-04-19

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Wie erstellt man SystemVerilog-Wrapper für vhdl DUT?

Dies ist ein einfaches VHDL-Design für Flipflop. Bitte zeigen Sie mir, wie Sie die vhdl-Datei in den Systemverilog importieren, damit ich sie mit UVM überprüfen kann. Wenn es einen besseren Weg als Wr

vhdl wrapper system-verilog verification uvm 2016-04-20

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Generate Random Enum mit System Verilog

typedef enum int { IPV4_VERSION = 0, IPV4_IHL = 1, IPV4_TOTAL_LENGTH = 2,IPV4_CHECKSUM = 3 } ipv4_corrupton; ipv4_corrupton ipv4_corrupt; std::randomize(ipv4_corrupt) with {ipv4_corrupt dist { IPV

system-verilog uvm 2016-04-26

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