system-verilog

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Indexing Vektoren und Matrizen mit +:

ich einen Code in SystemVerilog sehe, die so etwas wie dieses hat: if(address[2*pointer+:2]) do_something; Wie soll ich das +: verstehen, wenn die Indizierung dieses Vektors? Ich fand, dass es

system-verilog 2013-08-05

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Huckepack zum UVM-Fehler

Gibt es einen einfachen Weg, um eine benutzerdefinierte Funktion an UVM_ERROR Makro ohne Manipulation der UVM-Bibliothek huckepack (dh wann immer ein UVM-Fehler irgendwo in der Umgebung aufgerufen wir

verilog system-verilog uvm 2013-09-25

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Unterschied zwischen always_ff, always_comb, always_latch und immer

Ich bin total verwirrt zwischen diesen 4 Begriffen: always_ff, always_comb, always_latch und always. Wie und zu welchem ​​Zweck können diese genutzt werden?

system-verilog 2014-04-16

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Senden des Bussignals über den Analyse-Port

Ich verwende UVM, um die sehr einfache Schnittstelle zu testen und nun mit dem Problem "Eckfall" konfrontiert zu werden. Also muss ich Logik [0: 7] Signal vom Ausgabemonitor an die Anzeigetafel senden

system-verilog uvm 2016-03-22

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Einstellung der Ausführlichkeit nur für wenige/sequenzen/objects/interfaces in uvm?

Wie kontrolliere ich die Ausführlichkeit bestimmter Komponenten, so dass ich nur wenigen Komponenten eine Ausführlichkeit geben kann? Nehmen wir an, zum Beispiel in der Verifikation eines bestimmten F

system-verilog uvm 2016-03-22

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Verilog "~" Operator zusätzlich Betrieb gibt unerwünschtes Ergebnis

Im folgenden vereinfachten Verilog-Code: wire [31:0] depth; wire mode_u2 = 1'h0; assign depth = 'h80 + (~mode_u2); wenn ich eine Anzeige auf Tiefe und simulieren sie mit VCS (2014.12-1) $display(

verilog system-verilog 2015-02-20

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SystemVerilog-Programmblock vs. traditionelle Testbench

Gibt es irgendwelche Funktionen von SV, die ein Programmblock bietet, die mit anderen Methoden nicht dupliziert werden können? Die weniger konkrete Version dieser Frage lautet: Soll ich mich mit Progr

unit-testing testing verilog system-verilog 2013-08-23

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Wie überprüft man, ob Verilog enum gültig ist?

Wenn ich erhalten eine ENUM: my_cmd cmd = my_cmd'(value_from_bus); Wie prüfe ich einfach, dass cmd eine gültige cmd ist? typedef enum int { ADD = 1, SUBTRACT = 3, MULTIPLY = 7 } my_c

enums system-verilog 2015-01-07

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Ändern Verilog-Modus Einrückung

Ich versuche Verilog Modus Einzug alles mit 2 Leerzeichen außer decls und immer haben. Das ist, was ich meine .emacs hinzugefügt: ;; `define are not indented

emacs verilog indentation system-verilog emacs24 2015-06-22

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Was ist parasitäre State Machine in Johnson Zähler

module johnson #(parameter N=8) (output logic [N-1:0] q, input logic clk,reset); always_ff @(posedge clk,posedge reset) if(reset) q<=0; else q<={~q[0],q[N-1:1]}; end

system-verilog 2014-02-14

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