Ich versuche Verilog Modus Einzug alles mit 2 Leerzeichen außer decls und immer haben. Das ist, was ich meine .emacs hinzugefügt:Ändern Verilog-Modus Einrückung
;; `define are not indented
(setq verilog-indent-level-directive 0)
;; always, initial etc not indented
(setq verilog-indent-level-module 0)
;; logic declarations are not indented
(setq verilog-indent-level-declaration 0)
;;2 space indent
(setq verilog-indent-level 2)
;; no indent on list and no indent when on multiple lines
(setq verilog-indent-lists nil)
(setq verilog-cexp-indent 0)
Dies ist das Ergebnis auf einem Testmodul ist
`ifndef MY_MODULE_SV
`define MY_MODULE_SV
module my_module #(
parameter MyPar1 = 16,
parameter MyPar2 = 32
) (
input logic clk,
input logic reset,
//comment indented weirdly
output logic [3:0] result
);
logic [3:0] count;
always @(posedge clk) begin
//comment indented ok
if (reset) begin
count <= 0;
result <= 0;
end
else begin
result <= count;
count <= count+1;
end
end
endmodule; // my_module
`endif
Der Teil, der nicht korrekt sind der Hafen und die Parameterliste ist. Auch die Deklaration von count
wird auf die Port-Deklarationen ausgerichtet, was merkwürdig ist. würde Ich mag diese aussehen:
module my_module #(
parameter MyPar1 = 16,
parameter MyPar2 = 32
) (
input logic clk,
input logic reset,
//result signal
output logic [3:0] result
);
Ich benutze Emacs 24.3.1 Ich bin nicht sicher, wie dies durch den Verilog-Modus zur Verfügung gestellt nur die Variablen zu optimieren, jede Anregung?
Was ist in Ihrem .emacs ist ? – igon