system-verilog

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Erklären Verifikation eines DUT im Interview

Ich nehme morgen an einem Interview teil und mir wurde diese Frage in fast jedem Interview gestellt, das ich besucht habe. Angesichts einer DUT + Spezifikation, wie verifizieren Sie? Kann mir jemand k

system-verilog verification uvm 2016-07-10

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Wie binden Sie eine Schnittstelle mit dem System-Verilog-Modul?

Ich habe ein System Verilog-Schnittstelle interface add_sub_if( input bit clk, input [7:0] a, input [7:0] b, input doAdd, input [8:0] result ); clocking dut_cb @(posedge clk); output

interface system-verilog uvm 2016-07-11

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SystemVerilog: Wie erstellt man eine Schnittstelle, die ein Array von einfacheren Schnittstellen mit verschiedenen Eingängen ist?

Was ist der beste Weg, um die folgende Logik zu erstellen? interface top_if(input rst_n[NUM_OF_modules], input clk[NUM_OF_modules]); simple_if i_simple_if[NUM_OF_modules](.reset_n(rst_n[?]),

system-verilog 2016-07-13

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Bit-Datentyp in SystemVerilog

bit id_pkt ; id_pkt++ ; Ich fand dieses Code-Snippet beim Lernen einiger Aspekte von SV. Nun, ist 'Bit' kein 2-State-Datentyp? Also technisch sollte es nur entweder 0 oder 1 richtig machen? Wie

memory-management types system-verilog 2016-07-14

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Ich erhalte eine Fehlermeldung, dass 1) unerwartet genvar 2) Nicht spezifiziert i

module clock ( input logic wclk,rclk ); initial begin wclk = 1'b0; rclk = 1'b0; end task genclock; begin genvar i; generate begin for(i=0;i<20;i++)

verilog system-verilog 2016-07-17

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Was ist der Unterschied zwischen der Verwendung eines initialen Blocks und der Initialisierung einer reg-Variablen im Systemverilog?

Was ist der Unterschied zwischen den folgenden zwei Beispielen in Bezug auf die Simulation? A) reg a; initial a = 1'b0; und B) reg a = 1'b0; Ist es anders für logische Variablen?

verilog simulation system-verilog 2016-07-18

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System Verilog Makro mit Zeichenfolgen

Ich möchte ein System Verilog Makro erstellen und übergeben Sie eine Zeichenfolge-Variable. Ich habe einen anderen Thread gelesen, der define to define a string and pass that STRING_NAME verwendet, de

macros system-verilog uvm 2016-07-20

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Dynamische Array von Bits als String in SystemVerilog formatieren

Wie kann ich ein dynamisches Array von Bits (oder genauer gesagt, Logiken) als Zeichenfolge formatieren, z. B. für UVM convert2string? Zum Beispiel würde Ich mag 0097 logic vdyn[]; ... vdyn = new [

arrays system-verilog dynamic-arrays 2016-07-20

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binär schreiben SystemVerilog

Ich habe versucht, Binärdatei in SystemVerilog in meinem Testbench schreiben. int file = $fopen(path,"w"); if (!file) begin $error("File could not be open: ", path); return; end $fwrite(f

file-io system-verilog verification questasim 2016-07-21

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Wie schreibe ich ein Makefile, in dem sich die kompilierten Objektdateien in einem anderen Verzeichnis mit einem anderen Namen befinden?

Also ich versuche, ein Makefile für die Verwendung mit QuestaSim und Systemverilog-Dateien zu schreiben. Wenn Sie nicht wissen, was das ist (und die meisten Leute nicht), dann machen Sie sich keine So

makefile system-verilog questasim 2016-07-21

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