Was ist der beste Weg, um die folgende Logik zu erstellen?SystemVerilog: Wie erstellt man eine Schnittstelle, die ein Array von einfacheren Schnittstellen mit verschiedenen Eingängen ist?
interface top_if(input rst_n[NUM_OF_modules],
input clk[NUM_OF_modules]);
simple_if i_simple_if[NUM_OF_modules](.reset_n(rst_n[?]), .clock(clk[?]));
Ich brauche die rst_n[x]
und clk[x]
zu entsprechenden i_simple_if[x]
schicken? Was ist der beste Weg, das zu tun? Die reset_n
und clock
sind 1-Bit-Eingangssignale von simple_if.
ENDINTERFACE
Danke für die Beantwortung. Ich habe versucht, dies zu tun, Aber ich bin mit dem Problem konfrontiert, wenn ich die Schnittstelle übergeben: i_top_if.NAME [i] .i_simple_if zu einem Modul das VCS wirft einen Fehler sagen: nicht aufgelöster oder generierter Instanzname 'i_top_if. NAME [0] .i_simple_if 'wird verwendet. – Vivek