system-verilog

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Bedeutung der Zeit für die Erstellung eines Covers

Ich verifiziere formal ein kleines Modul in einem großen Design. Ich habe das Design analysiert und ausgearbeitet (mit Jaspergold-FPV). schrieb ich eine sehr einfache Abdeckung Eigenschaft (SVA) als:

system-verilog formal-verification 2016-06-21

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Änderung der Variablenbezeichnung im SystemVerilog

Ich habe mich gefragt, ob System Verilog eine Fähigkeit hat, die Variablennamen im laufenden Betrieb zu ändern. Zum Beispiel habe ich den folgenden Code: var1 = 1; var2 = 2; var3 = 3; und ich mag

if-statement verilog system-verilog 2016-06-22

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Verilog, mit enum mit egal

Ist es möglich, enum zu verwenden, egal? Ich habe versucht, die folgenden typedef enum reg [31:0] { BLTZ = 32'b000001_?????_00000_????????????????, BGEZ = 32'b000001_?????_00001_????????????

enums typedef system-verilog 2016-06-23

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Toggle Coverage nicht

gesammelt bekommen ich eine Coverage Konfigurationsdatei bin mit Code Coverage explizit sammeln durch die Erwähnung „select_coverage -Block -Ausdrucks Toggle -Modul dut ...“ Irgendwie bin ich nicht in

code-coverage system-verilog cadence 2016-06-23

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Methode der Instanziierung sequentiellen Block in Verilog

Ich möchte sequenziellen Zähler Block in einem anderen Modul instanziieren. Dies sind die folgenden Module. Wenn ich diese Module in Synopsys-Design-Vision-Umgebung synthetisiere, gibt es die folgende

verilog system-verilog 2016-06-24

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So decken Sie die Latenz zwischen Anfrage und Antwort ab

Nehmen wir an, wir haben ein Protokoll, bei dem die Anforderung req mit req_id bestätigt wird und die entsprechende rsp mit rsp_id bestätigt wird. Diese können außer Betrieb sein. Ich möchte die Anzah

system-verilog function-coverage 2016-06-25

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SVA-Eigenschaft für eine einfache Wellenform

Wellenform: - Ich habe eine Eigenschaft wie: property p1; a |=> (b == 1)[=2] ##1 (c == 1)[=2] endproperty Aber diese Eigenschaft funktioniert nicht gut für diese Wellenform, es isn arbeite nic

verilog system-verilog verification asic system-verilog-assertions 2016-06-26

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Coverpoint-Gewicht fängt nicht im Simulator

Ich habe einen Deckungssammlungscode geschrieben, der Coverpoints und Kreuze enthält, ich möchte nicht, dass einige der Coverpoints den Kollektionsprozentsatz beeinflussen, also habe ich option.weight

system-verilog cadence 2016-06-27

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Zyklische Randomisierung für eine Gruppe von Variablen in SystemVerilog

Ich versuche, 3 verschiedene Variablen in System Verilog aber zyklisch randomisieren. Was ich meine ist, ich habe die folgenden drei Variablen rand int a; rand int b; rand int c; constraint c_a{

constraints verilog system-verilog 2016-06-29

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Warum uvm_transaction-Klasse, wenn wir immer von uvm_sequence_item erweitern?

Ich ging durch die Grundlagen der UVM-Tutorials. Überall lese ich die Transaktionsobjekte werden immer von uvm_sequence_item erweitert und nicht uvm_transaction seit uvm_sequence_item verfügt über zus

system-verilog uvm 2016-07-08

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