SystemVerilog: Verwendung von unsized & unbased wörtlichen im Vergleich

Question

ich durch die LRM geschaut haben, haben keine klare Antwort gefunden ... Wie wird die interpretiert folgende:

logic [7:0] data; 
logic  sig_out; 

assign sig_out = (data == '1); 

Wird es so interpretiert werden:

assign sig_out = (data == 8'hFF); 

Do sim & Synthese interpretieren dies anders?

thx

PB & J

Answer 1

5.7.1 Ganzzahlliteral Konstanten der LRM 1800-2012 erklärt, dass '1 die Breite des Wertes hat, basierend auf dem Kontext, in dem sie verwendet wird. Wenn es in einem selbstbestimmten Kontext verwendet wird, hat es eine Breite von 1 Bit. Tabelle 11-21 erklärt, dass die Operanden von relationalen Operatoren in einem Kontext mit dem größten Operanden

So '1 in Ihrem Kontext ist 8'hff.

Answer 2

Es funktioniert als 8'hff.

Betrachten Sie den Code unten, damit Ausgang ist -

module top(); 
    logic [7:0] data; 
    logic  sig_out; 

    assign sig_out = (data == '1); 

    initial 
    begin 
     data = 'h01; 
     #1 $display("sig_out - %0h", sig_out); 
     data = 'h0f; 
     #1 $display("sig_out - %0h", sig_out); 
     data = 'hff; 
     #1 $display("sig_out - %0h", sig_out); 
    end 
endmodule 

Ausgang -

sig_out - 0 
sig_out - 0 
sig_out - 1 

Answer 3

‚1 bedeutet, dass alle diejenigen, also wenn Daten 8 Bit breit dann data = 8'hff. Wenn Sie den Wert 8'h01 in einem kontextbestimmten Längenweg schreiben wollen, verwenden Sie 'b1, was in diesem Fall als 8'h01 interpretiert wird.