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Dies ist ein einfaches VHDL-Design für Flipflop. Bitte zeigen Sie mir, wie Sie die vhdl-Datei in den Systemverilog importieren, damit ich sie mit UVM überprüfen kann. Wenn es einen besseren Weg als Wrapper gibt, sag es mir bitte. Ich benutze Questa 10.4d.Wie erstellt man SystemVerilog-Wrapper für vhdl DUT?
library ieee;
use ieee. std_logic_1164.all;
use ieee. std_logic_arith.all;
use ieee. std_logic_unsigned.all;
entity flipflop is
port(D, Clock : in std_logic;
Q : out std_logic);
end flipflop;
architecture behavioral of flipflop is
begin
process(CLOCK)
begin
if(CLOCK='1' and CLOCK'EVENT) then
Q<=D;
end if;
end process;
end behavioral;
Je was meinen Sie mit einem „besseren Weg“ könnte man es für reine VHDL zu halten und mit Hilfe der OSVVM Bibliothek www. osvvm.org für erweiterte Verifikationstechniken. Funktioniert mit mehreren Simulatoren einschließlich Open-Source-Ghdl ("ghdl-updates" bei sourceforge) –