iverilog

0Hitze

1Antwort

Ausgabe von "for" ist unbekannt in Verilog

Ich benutze Icarus iVerilog, um meinen Code zu synthetisieren und zu testen, aber ich bekomme unbekannte Werte, wenn logisch 1's erscheinen sollten. Hier ist ein Beispiel für das, was ich versuche zu

for-loop verilog iverilog 2016-07-31

---

-1Hitze

1Antwort

Verilog-Modul für ALU aber funktioniert nicht richtig

Ich versuche, ALU für Verilog aufzuschreiben. Und es gibt mehrere Fehler, die ich erfahre. Vor allem hier ist mein Code: module yAlu(z, ex, a, b, op); input [31:0] a, b; input [2:0] op; output [31

verilog iverilog 2016-03-21

---

-2Hitze

1Antwort

Verilog-Programm, wenn ich in VCS kompilieren bekomme korrekte Ausgabe, aber wenn ich in IVL Compilier verschiedene Ausgabe

ich bin wirklich verwirrt. Ich habe Verilog-Programmierung und kompiliert und in VCS ausgeführt. Es gibt korrekte Werte bei erwarteten Taktzyklen. Wenn ich es ausführe ist es ipl32 es gibt etwas ander

verilog system-verilog iverilog 2016-05-10

---

0Hitze

2Antwort

Wertänderungen basierend auf clk funktioniert nicht für Zufallszahlen

Ich bin Codierung, die den Wert von 'd' in 'z' setzen, wann immer 'clk' in '1' geändert wird. Zum Beispiel clk=0 d= 15, z= x clk=1 d= 20, z= 20 clk=0 d= 25, z= 20 clk=1 d= 30, z= 30 es a

verilog system-verilog iverilog 2016-03-22

---

0Hitze

2Antwort

Verilog-Fehler: Ein Verweis auf einen Draht oder reg nicht in einem konstanten Ausdruck erlaubt

Ich bin neu in Verilog und ich würde es wirklich zu schätzen, wenn jemand mir mit diesem Fehler helfen könnte: output reg [0:image_width][image_height:0] result .... integer i, j, imageX, imageY, x,

verilog iverilog 2016-07-04

---

0Hitze

1Antwort

Verilog Fehler: Können Parameter im Modul binden

Ich bin neu in Verilog, würde ich es wirklich schätzen, wenn mir jemand Figur diese Fehler helfen könnte: Ich versuche, einen Prüfstand zu schreiben PU_tb, die dieses Modul instanziieren: PU_conv #( .

verilog iverilog 2016-07-04

---

1Hitze

1Antwort

Verilog Oracle, erwarteter Wert funktioniert nicht richtig

Ich behebe einige Probleme des Quellcodes unten. Ich erstelle Orakel, die den Erwartungswert mit dem tatsächlichen Wert vergleichen, den ich bekomme. der erwartete Wert, den ich zu berechnen versuche,

verilog system-verilog iverilog 2016-03-27

---

-1Hitze

1Antwort

Wie kann man einen generischen NxM-Array-Multiplikator mit Verilog erzeugen?

Ich habe vorher ein 8 Bit um 8 Bit gemacht, aber es war nicht generisch. Ich kann nicht herausfinden, wie man den Code justiert, um es NxM Bit zu machen. Kann mir jemand helfen?

verilog system-verilog iverilog 2016-04-01

---