rtl

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    Ich habe die Aufgabe, einige Verilog-basierte RTL-Code zu überprüfen. Jetzt scheint die Codierung der RTL-Testbench mit Verilog sehr schwierig zu sein (für mich). Also würde ich gerne eines der folgen

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    Ich möchte ein Programm erstellen, um Verilog zu analysieren und ein Blockdiagramm anzuzeigen. Kann mir jemand helfen, welche Algorithmen ich untersuchen muss? Ich habe einen guten Verilog-Parser gefu

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    Ich schreibe Verilog-Code aus einigen Tagen und eine Frage, die ich habe, ist 'Können wir schreiben Block innerhalb generieren Block' schreiben? Ich schreibe eine RTL etwas wie folgt aus: Where 'n' is

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    Derzeit teste ich einige RTL, ich benutze ncverilog, und es ist sehr ... sehr langsam. Ich habe gehört, dass, wenn wir eine Art von FPGA-Boards verwenden, die Dinge schneller sein werden. Ist es echt?

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    habe ich den folgenden Code 2-D-Speicher in einem Verilog zu instanziiert reg [15:0] data_pattern_even [3:0] = {16'hFFFF,16'hFFFF,16'hFFFF,16'hFFFF}; reg [15:0] data_pattern_ev [3:0] = {16'hFFFF,16'

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    Ich synthetisierte meine VHDL-Code. Als ich den RTL-Viewer sah, erwartete ich ein weiteres Ergebnis. Ich habe einen State-Machine-Build mit VHDL-Code (siehe unten) und habe das folgende Ergebnis (sieh

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    Wenn eine Latch-basierte und Gate-Clock-Gating-Technik verwendet wird dann was wäre das Verhalten der Latch für diese unten schematisch. Kann jemand das erwartete Verhalten für das gleiche erzählen? A