Verwechselt zwischen Latch und Flip-Flop

Question

Wenn eine Latch-basierte und Gate-Clock-Gating-Technik verwendet wird dann was wäre das Verhalten der Latch für diese unten schematisch. Kann jemand das erwartete Verhalten für das gleiche erzählen?

Als Latch hat keine Uhr aber schematische zeigt hier und Methode selbst sagen, um invertierten Takt zu Latch geben. Wenn das Latch Clock hat, dann ist es kein Latch mehr! Es wird Flip-Flop.

Versuchen Sie, Wort Latch und tatsächlichen Latch in Digital-Logik zu erarbeiten.

Answer 1

Clock Gating ist einfach Kontrollmechanismus über Taktung von sequentiellen Elementen im Design, wie Ihre Frage direkt für Code ist! Es scheint wertlos, es direkt zu geben, stattdessen können Sie hier das Konzept des Clock-Gating sehen, das wahrscheinlich für das Energiesparen nützlich ist.

Bild unten sehen, wird

Als Fluss Uhr auf Steuersignal gestoppt, Taktfrequenz 0 Hz und das wird uns in dem Stromspar führen.

Statische Leistungsaufnahme:

P_static = I_static x Vdd

dynamische Leistungsaufnahme:

P_dynamic = C_load x (Vdd)^2 x Frequenz des Takts

Wenn die Frequenz nicht vorhanden ist, sollte P_dynamic Null idealerweise sein.

Für RTL davon, siehe oben schematisch und Design entsprechend. Aber hier Verhalten des Latch ist wie Flop, weil es gerade EN auf negege von CLK Latch, erwartet Verhalten dieses Latch Flop ist.

Für Digital-System hat sowohl Latch als auch Flipflop unterschiedliche Bedeutung.