Programm zum Erstellen eines Verilog-Blockdiagramms

Ich möchte ein Programm erstellen, um Verilog zu analysieren und ein Blockdiagramm anzuzeigen. Kann mir jemand helfen, welche Algorithmen ich untersuchen muss? Ich habe einen guten Verilog-Parser gefunden, aber jetzt muss ich die Beziehung zwischen jedem Block finden und sie entsprechend platzieren. Es muss nicht umfassend optimiert werden.Programm zum Erstellen eines Verilog-Blockdiagramms

UPDATE:

für jetzt ich Ironpython bin mit dem Blockdiagramm in Visio zu zeichnen.

Erstellen einer Liste der Blöcke mit ihren Eingängen und Ausgängen
ein Diagramm erstellen, die an ihren entsprechenden Eingängen alle Ausgänge eines Blocks übereinstimmt. Diese hat grundsätzlich alle Verbindungen zwischen Blöcken.
Suchen Sie einen Platz für sie im Visio-Diagramm.
Zeichnen Sie sie auf Visio
Verbinden Sie sie auf Visio.

Quelle

2013-07-30 user591124

Ist es möglich, dass Sie von Xilinx verwenden vivado es bereits erledigt das für Sie. –

Nein, ich muss ein Visio-Diagramm erstellen. Welches ist dann einfacher für zukünftige Verwendung zu ändern. – user591124

Sie können auch die Altera-Synthese verwenden, EASE, HDL-Designer, Synplify HDL Analyst, nSchema oder Xilinx PlanAhead.

Quelle

2013-07-30 21:54:29 Veridian

und jetzt vivado von xilinx –

Wenn Sie nur einen Viewer für Blöcke und ihre Beziehung wollen, können Sie Graphviz ausprobieren. Ein Beispiel finden Sie von einem anderen StackOverflow thread. Sie können das HDL-Design einfach analysieren und die Beziehung zwischen ihnen erstellen und dann in der Graphviz-Syntax in das Textformat schreiben. Rufen Sie dann das Programm an, um das

zu generieren. Wenn Sie beispielsweise einen erweiterten Viewer implementieren möchten, können Sie die Ansicht vergrößern/verkleinern, verschieben, in/aus blocken und auswählen, das ist eine andere Geschichte.

Quelle

2013-07-31 02:16:18 jclin

Yosys ist ein Open-Source-Verilog-Synthese-Tool. Es kann auch verwendet werden, um Designs zu analysieren und Schemata zu erstellen (mit GraphViz). Sehen Sie sich die Screenshots auf der Webseite:

http://www.clifford.at/yosys/screenshots.html

Wenn ich Ihre Anforderungen richtig verstanden habe, tut Yosys schon, was Sie wollen. Wenn Sie immer noch Ihr eigenes Programm schreiben möchten, können Sie Yosys als Referenz verwenden, um Sie zu starten.

(Interessenkonflikt Disclosure: Ich bin der Autor des Yosys.)

Quelle

2013-07-31 13:18:02 CliffordVienna

Programm zum Erstellen eines Verilog-Blockdiagramms

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