altera

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Multiplexing mehr als 2 Signale mit Altera LPM

Wie kann ich busmux mehr als zwei Eingänge in Quartus verwenden? Es scheint, dass ich stattdessen LPM_MUX verwenden kann, aber ich kann nicht verstehen, wie man es benutzt. Gibt es einen leichteren We

verilog altera quartus 2016-05-09

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Testen der PCI-Schnittstelle auf FPGA

Mein Chef hat einen Code zum Testen von PCI Express auf einer Altera-Platine gegeben. Der Code besteht aus mehreren c-Code-Dateien mit Anweisungen wie das Lesen von Bios, das Setzen einiger Register,

fpga hdl altera pci-e 2012-04-09

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Wie kann altera lib für die Simulation mit ModelSim hinzugefügt werden?

Nachdem ich ein Projekt (mit Quartus) mit einer Top-Level-Datei (VHDL) und einer Altera-spezifischen PLL kompiliert habe, habe ich versucht, es mit ModelSim zu simulieren. Wenn ich die RTL-Simulation

simulation fpga modelsim altera quartus 2016-05-18

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Altera Quartus sagt falsch Modelsims ist nicht installiert

Installierte Quartus 13.0 mit Modelsim in Fedora 22 64-Bit. Quartus läuft in 32-Bit, weil ich ansonsten sehr viele Probleme bekomme. Ich kann jedoch Quartus starten, ein Projekt erstellen, synthetisie

modelsim altera quartus 2015-09-14

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Verilog VGA Signal Implementierung: "gestreckt horizontal"

Ich implementiere das XGA (1024x768) Video Protokoll mit einem Altera FPGA. Ich habe Bilder mit korrekter Farbe und gestochen scharfer vertikaler Anzeige (d. H. Das Setzen jedes n-ten vertikalen Pixel

verilog fpga altera vga 2016-04-01

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Kann QSys durch benutzerdefinierte Komponente recursen, um IP zu generieren?

Ich habe eine benutzerdefinierte QSys-Komponente, die ein paar Altera IP instanziiert. Die Altera-IP hat auch die Form von .qsys-Dateien. Ist es möglich, dass Qsys durch meine benutzerdefinierte Kompo

fpga altera quartus qsys 2016-04-04

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ModelSim Skript beim Start

ich ModelSim (Altera 13.1 SE) laufen und ich möchte folgende: 1. Datei laden tb.wlf 2. alle Signale hinzufügen zuzuwinken ich dies tun: vsim tb.wlf -do "add wave -r /*" oder vsim -do "vsim tb.wlf;ad

modelsim altera 2016-04-06

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Volladdierer Summe um einen Taktzyklus

Ich prüfe die Funktionalität eines 8-Bit Ripple Carry Adders mit einer Testbench, die jede einzelne Kombination ausprobiert. Aus irgendeinem Grund wird die Summe der aktuellen Werte von A und B im näc

verilog modelsim altera quartus 2016-04-11

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ModelSim-Altera Fehler

Ich benutze Ubuntu Linux 14.04 LTS mit Altera Quartus 15.0 Web-Edition und es fällt mir schwer, mein Design aufgrund von Lizenzierungsfehlern zu simulieren. Ich entwerfe einen LCD_Driver für den LCD-T

linux licensing modelsim altera quartus 2015-08-09

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