xilinx-ise

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Matlab Systemgenerator: Fehler mit Black Box

Ich verwende Xilinx Systemgeneratorblöcke in Matlab. Ich verwende einfach nur eine Blackbox mit einem Gateway in und Gateway aus. Der Code für die Black-Box ist sehr einfach und library IEEE; use IEE

matlab vhdl simulink xilinx-ise system-generator 2016-05-14

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Was sind die Bedingungen, wenn ein in Verilog instanziierter 2D-Speicher durch ISE auf BRAM abgebildet wird?

Bei der Suche in mehreren Foren fand ich keine umfassende Antwort. Ich würde gerne verstehen, wann wird [PARAM1:0] ram [PARAM2:0] als Block RAM vom ISE-Synthesizer abgeleitet und wenn nicht?

verilog xilinx-ise 2016-07-17

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ModelSim SE 5.7: unerwartete ‚Z‘ und ‚X‘

Während meine Füße nass mit einem alten Spartan2 Board bekomme ich Setup versucht, einen 1-Bit-Volladdierers mit dem Verilog-Code und den begleitenden Prüfstand wie folgt: module full_adder(s, cout, a

verilog xilinx-ise 2016-04-11

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VHDL-Eingang zur Erde gezwungen

Ich bin neu in VHDL. Ich habe versucht, Code für den Addierer-Subtrahierer zu schreiben. Einer meiner Eingangsbus für die Schaltung ist nach der Synthese mit Masse verbunden. Ich benutze Xilinx ISE 14

vhdl xilinx xilinx-ise 2016-07-22

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Xilinx Floating Point Core - Fehlerhafte X-Werte?

Ich habe versucht, den Xilinx pg060 Floating Point Core zu verwenden. Nachdem durch den Diagrammen zur Verfügung gestellt, wie das Zeitdiagramm oben und der Demo-Prüfstand suchen (die für den unerfahr

floating-point vhdl multiplication xilinx-ise spartan 2016-04-14

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brauchen Ihre Hilfe für die folgenden VHDL-Code in Xilinx-Tool

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity conv_enc is Port (clk : in STD_LOGIC; rst : in STD_LOGIC; inp :

vhdl xilinx xilinx-ise xilinx-edk 2016-04-18

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ändern xilinx ise defult Texteditor auf Notizblock ++

Ich möchte benutzerdefinierten Editor zu Xilinx ISE Projektnevigator hinzufügen. Wie ändern xilinx ise Text Editor in Notepad ++? danke

notepad++ xilinx-ise 2016-08-07

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Illegale Syntax für Subtyp-Anzeige VHDL200X

Ich versuche ein "dynamisches" 2D-Array zu erstellen, das ich mit Generics in meiner Entity festlegen kann. folgte ich dem Beispiel in https://s3.amazonaws.com/verificationhorizons.verificationacademy

vhdl synthesis xilinx-ise 2016-05-02

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