NPN simuliert nicht in VHDL

Question

Ich habe den folgenden Code für einen VHDL NPN-Schalter codiert, aber aus irgendeinem Grund, obwohl die Syntax korrekt ist und es gut kompiliert, funktioniert die Ausgabe nicht auf Simulation.

LIBRARY ieee; 
LIBRARY work; 
USE ieee.std_logic_1164.all; 

entity npn is port (
    p_In : in std_logic; 
    p_Gate: in std_logic; 
    p_Out : out std_logic  
); 
end; 

architecture Simple of npn is 
begin 
    process(p_In, p_Gate) 
     variable control: std_Logic; 
    begin 
     case p_Gate is 
      when '0' | 'L' => 
       p_Out <= '0'; 
      when '1' | 'H' => 
       p_Out <= p_In; 
      when others => 
       p_Out <= '0'; 
     end case; 
    end process; 
end; 

Ok, das Problem ist die Simulation zeigt, 0-Übergang unabhängig von den Eingängen I in der P_in und p_Gate verwenden. Was könnte das Problem sein? Es ist ein einfacher Code und jede Hilfe wird geschätzt. Danke.

Answer 1

sollten Sie or anstelle von |

case p_Gate is 
    when '0' or 'L' => p_Out <= '0'; 
    when '1' or 'H' => p_Out <= p_In; 
    when others => p_Out <= '0'; 
end case;