verilog

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Sagen Sie mir, was mit diesem Code nicht stimmt

Dieser Code beschreibt diesen Ausdruck ->(a+b)(c+d). Ich benutzte 2 Summierer, um zuerst a und b und dann c und d zu addieren. Und dann noch eins, um die Ergebnisse zu multiplizieren. Leider bin ich b

verilog modelsim 2016-06-01

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HLS-Tool, um Mathematik auf FPGAs einfacher zu machen

Ich habe ein Problem, das einfacher mit einem HLS-Tool als mit dem Schreiben der rohen VHDL/Verilog gelöst wird. Momentan verwende ich eine Xilinx Virtex-7, da ich denke, dass dies bereits von einigen

vhdl signal-processing verilog fpga 2016-06-01

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Flip-Flop und Latch-Schlussfolgerung Dilemma

Könnte mir jemand erklären, warum ein Latch anstelle eines Flip-Flops abgeleitet werden würde? Sollte die Tatsache, dass der Block immer auf eine Signalflanke reagiert, nicht ausreichen, um auf ein Fl

verilog hardware digital-logic flip-flop digital-design 2016-06-01

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Erstellen eines Verilog-Wrappers für System Verilog-DUT, das eine Schnittstelle enthält

Grundsätzlich habe ich ein System-Verilog-Design, das ich in ein Simulationsframework integrieren muss, das in Verilog enthalten ist. Ich muss also einen Wrapper erstellen, um mit dem DUT zu interagie

interface verilog wrapper system-verilog 2016-06-03

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Iterationsgrenze bei der Implementierung eines Multicycled-Prozessors

Ich versuche, einen einfachen Multicycle-Prozessor zu implementieren, und ich stieß auf einige Probleme, die ich nicht durchkommen werde. Der Code ist unten. Ich experimentiere gerade jetzt, um das fl

verilog fpga cpu-architecture altera quartus 2016-06-05

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Wie ändert man den Verilog-Code, um mehrere Treiber zu vermeiden? 11,0

Quartus sagt: Fehler (10028): Kann nicht mehr konstanten Treiber für Netz lösen "n [9]" für den folgenden Code: module make_counter(h, clk, P); input wire h; input wire clk; output wire P; reg r=

verilog fpga 2016-06-06

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Rookie Test Bencher, kann nicht Kopf oder Schwanz von Fehlern machen. (Mit Icarus Verilog)

Ich habe versucht, diesen Code zu bekommen, den ich aus einer Laune heraus aufpeitschte. In den meisten Fällen glaube ich, dass die Module selbst in Ordnung sind. Es ist der Prüfstand, der alle Fehler

verilog hdl servo 2016-06-09

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SystemVerilog weist generierten Blöcken Werte zu

Also habe ich generate-Anweisungen verwendet, um einige Oszillatoren in einer Testbench zu erstellen, an der ich gearbeitet habe. Ich habe auch eine Reihe von Reals namens OSC_PER wo jedes Element im

verilog system-verilog verification 2016-06-09

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Fehler, wenn in Design-Vision Ausarbeitung

Ich versuche, einen Code in Verilog und synthes es in Design-Vision zu schreiben, aber wenn Design-Vision Ausarbeitung gibt unter Fehlern: net "Counts [5]" angetrieben werden, um mehr als ein Quelle,

verilog system-verilog 2016-06-14

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Verilog Fehler unerwarteter '=', erwarte Bezeichner oder Type_identifier

Ich baue jetzt eine Testbenchennacht, und ich bin nicht sicher, wie ich mehrere Module verbinden sollte, die ich früher baute. Hier sind die Module, die ich verwendet habe, alle wurden getestet und fu

verilog quartus procedural 2016-06-15

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