verilog

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RISCV VERILOG HDL-Code

bekomme ich folgende Fehlermeldung, wenn RISCV VERILOG HDL auf Xilinx ISE kompilieren: Es sagt "Nicht unterstütztes System Function Call" in dem folgenden Code in Zeile 296 in Modul vscale_pipeline 29

verilog hdl riscv 2016-05-01

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Umgang mit vielen Ausgaben in einem endlichen Automaten verilog

Also versuche ich meine erste FSM zu implementieren, und ich bin sehr verwirrt. Die Codes ein bisschen zu lang, so lassen Sie mich zusammenfassen: ich mit deklarieren Ein- und Ausgänge Dann Zustand Er

verilog fsm 2016-05-03

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Wie eine dynamische Größe FIFO in Verilog

implementiert Sagen sie, ich würde einen FIFO haben will, dass so etwas wie dies funktioniert: local_max_fifo local_max_save ( .clk (clk), .rst (rst), .din (local_max_in), .dout (l

dynamic verilog fifo 2016-05-03

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Verwendung von Reg-Ausgabe als Eingabe Verilog

Also arbeite ich an einem einfachen Register, das einen synchronisierten Eingang nimmt und, sobald die Eingabe bestätigt wird, diesen Zustand hält, bis der Reset aktiviert ist. Mein Code sollte ziemli

verilog 2016-05-03

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Verilog-Teil in einem Genvar-Kontext auswählen

Ich versuche, den Eingang für ein Filtermodul zu multiplexen, aber ich habe Schwierigkeiten mit der Syntax. Kann jemand helfen? Ich dachte zu tun, reg [y:0] MULTICHANNEL_INPUT; wire [x:0] channelData

verilog 2016-05-03

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Verilog-Code für wighted durchschnittliche Schaltung

Ich versuche, eine gewichtete Summe Schaltung zu synthetisieren, die die folgende Gleichung im Wesentlichen umsetzen werden, out = out + a [i] * w [i], wobei i = 0, 1..n ich habe den folgenden Code ge

verilog system-verilog weighted-average 2016-05-04

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Wie kann ich unbegrenzte Schleifen im FPGA implementieren?

Ich verstehe, dass Schleifen, die für vordefinierte Anzahl von Iterationen ausgeführt werden, während HLS entrollt werden. Aber was ist mit Loops ohne vordefinierte Grenzen? z. B. for (i = 0; i < j; i

vhdl verilog fpga 2016-05-05

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Anruf per Referenz in Verilog-Code

Ich versuche, einen C++ Code in Verilog HDL zu ändern. Ich möchte ein Modul schreiben, das einen seiner Eingänge ändert. (einige, wie Aufruf durch Referenz in C++) wie ich weiß, gibt es keine Möglichk

verilog 2016-05-06

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Multiplexing mehr als 2 Signale mit Altera LPM

Wie kann ich busmux mehr als zwei Eingänge in Quartus verwenden? Es scheint, dass ich stattdessen LPM_MUX verwenden kann, aber ich kann nicht verstehen, wie man es benutzt. Gibt es einen leichteren We

verilog altera quartus 2016-05-09

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Verilog-Programm, wenn ich in VCS kompilieren bekomme korrekte Ausgabe, aber wenn ich in IVL Compilier verschiedene Ausgabe

ich bin wirklich verwirrt. Ich habe Verilog-Programmierung und kompiliert und in VCS ausgeführt. Es gibt korrekte Werte bei erwarteten Taktzyklen. Wenn ich es ausführe ist es ipl32 es gibt etwas ander

verilog system-verilog iverilog 2016-05-10

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