verilog

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Verilog-Code zur Berechnung von Cosx mit Hilfe der Taylor-Serienapproximation

Ich versuche die COS-X-Funktion in Verilog mithilfe der Taylor-Serie zu implementieren. Die mir gestellte Problemstellung lautet wie folgt: "Schreiben Sie einen Verilog-Code, um cosX mit Hilfe der Tay

verilog taylor-series digital-design 2016-04-18

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Unbekannter Fehler bei der Synthese von AXI IPs

Ich ist versucht, die IP-Paket-Tools in Xilinx Vivado zu verwenden, um einen Co-Prozessor mit einer AXI-Lite-Schnittstelle zu erstellen und es in einem Entwurf Zynq SoC nutzt für meine Digital-System

verilog vivado zynq 2016-04-18

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Verkettung von RAM-Bits in Verilog

Zunächst hatte ich eine Menge Schwierigkeiten, den Titel dieser Frage zu formulieren. Wenn Sie also das Problem verstehen, vor dem ich stehe, und es gibt einen besseren Weg, es zu formulieren, und die

verilog 2016-04-18

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urandom_range(), urandom(), random() in Verilog

Ich bin verwirrt zwischen diesen drei Funktionen und ich fragte mich nach einer Erklärung. Wenn ich den Bereich festlege, wie mache ich den Bereich exklusiv oder inklusive? Sind die Bereiche inklusive

random verilog 2016-04-18

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Zugriffsspezifizierer in SystemVerilog

Ich bin total verwirrt in Zugriffsbezeichner local, static, virtual, protected und automatic. Geben Sie ein Beispiel oder Dokument für dasselbe an. Jede Hilfe wird sehr geschätzt.

verilog system-verilog 2016-04-19

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VERILOG Problem mit Struktur

Ich habe ein ungelöstes Problem mit der Verwendung von Struct in Verilog. Hier ist mein Code: //Other technic //typedef struct{bit Over_I;}reg_type; // Code module Overload(rst_n,clock,vlowp,IHigh

struct verilog system-verilog 2016-04-19

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Wie schreibe ich einen Prüfstand für ein Slave-Modul, in dem er Eingabewerte vom Master-Modul zuweist?

Ich habe zwei Verilog-Module geschrieben, so genannte master.v und slave.v, in denen das master.v-Modul Ausgangswerte liefert und das Slave-Modul die Ausgangswerte dieses Masters verwendet. Können Sie

verilog test-bench 2016-04-21

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Beginn: Vergleich Erklärung im prozeduralen Block

Im Rahmen einer Vortragsreihe über Verilog HDL für die FPGA-Programmierung habe ich diesen Code erhalten, um einen vorzeichenbehafteten 8-Bit-Komparator zu erzeugen. Ich habe dies in xillinx ISE simul

verilog fpga hdl 2016-04-22

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Übergeben eines Signal-Namen in eine Verilog-Task

Anstatt diese Aufgabe einfach tb.stimulus.top.Ichip0.vbiash hoch und niedrig zehn Mal zu wechseln, würde ich gerne in der Lage sein, es in jedem Signal tb.stimulus.top Weitergabe nennen. Ichip0.vbiasl

variables signals task verilog 2016-04-23

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Test für die Verbindung zwischen zwei Punkten in einem Schaltplan

Ich arbeite für einen Halbleiterhersteller. Wir versuchen oft, unsere Designs zu testen, um sicherzustellen, dass die Sequenzen, die wir auf unseren Teilen ausführen, zwei Punkte in einem Schaltplan v

connection verilog test-bench 2016-04-23

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