Ich habe versucht, eine einfache Hallo Welt Testbench für ein Tor mit zwei Eingängen AND
in Quartus zu erstellen. Ich betreibe konsequent in den folgenden Fehler:Testbench-Eingabe 10500 Syntaxfehler
Error (10500): VHDL syntax error at Scott_2InputAndGate_Test.vhd(19) near text "IN"; expecting an identifier ("in" is a reserved keyword), or a string literal
Mein Code:
--------------------------------------
------------TOP LEVEL ENTITY----------
--------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.numeric_std.all;
ENTITY s_2InputAndGate IS
PORT(a, b : IN std_logic;
z : OUT std_logic);
END ENTITY s_2InputAndGate;
ARCHITECTURE behaviour OF s_2InputAndGate IS
BEGIN
z <= a AND b;
END ARCHITECTURE behaviour;
--------------------------------------
------------TESTBENCH-----------------
--------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.numeric_std.all;
--No Entity for TestBench;
ENTITY s_2InputAndGate_Test IS END;
--Line 10
--Line 11
--Line 12...etc
--Behaviour of the Test bench;
ARCHITECTURE behaviour OF s_2InputAndGate_Test IS
SIGNAL A_test, B_test : IN std_logic; --lINE(19 - ERROR HERE!)
Z_test: OUT std_logic;
BEGIN
A_test <= 0;
B_test <= 0;
WAIT FOR 50ns;
A_test <= 0;
B_test <= 1;
WAIT FOR 50ns;
A_test <= 1;
B_test <= 0;
WAIT FOR 50ns;
A_test <= 1;
B_test <= 1;
WAIT;
END ARCHITECTURE behaviour;
Der Compiler scheint über die Signaldeklaration in dem Prüfstand zu halten beschweren. Ich habe die Syntax überprüft und kann kein offensichtliches Problem damit finden. Hat jemand irgendwelche Ideen, warum diese Zeile eine erfolgreiche Kompilierung verhindern sollte?
:) Yup, das ist es sortiert. Manchmal kann man das Holz für die Bäume nicht sehen. Vielen Dank grusel_jeff. Gute Arbeit, Kumpel. –