Gaußsche Rauschen in SystemVerilog

Question

Ich bin ein Gaußsches Rauschgenerator in Verilog Schreiben

der Code funktionieren, wenn der Ausgang ein Vektor der Logik (16 Bit)

aber ich brauche diesen Code zu kommunizieren ein weiterer Block, der Echt Eingänge

wird mit i die $ bitstoreal Funktion tryed hatte, aber es funktioniert nicht, ist der Ausgang immer O

, was ich hatte ersetzt Ausgabe getan [16, 0] data_out1 durch Ausgabe reale data_out1 in Modul-In/Out-Deklaration und Hinzufügen "Zuweisen von data_out1 = $ bitstoreal (data_out);" data_out ist ein Bit-Vektor von einem anderen Modul kommen

jede Hilfe

Answer 1

data_out sein sollte [15,0] 16 Bit