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I wie unten einen Bus erzeugen:Verilog: Verketten Bus und Indexieren
reg [2:0] a;
wire x,y,z;
assign {x,y,z} = a;
Kann ich {x, y, z} [1: 0]?
A
Antwort
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Diese Syntax ist in SystemVerilog zulässig.
Sie müssen den Bus einzeln auswählen. Wie 'reg [5: 0] a; Draht [1: 0] x, y, z; Zuweisen von {x [1: 0], y [1: 0], z [1: 0]} = a; '. – sharvil111
Verilog erlaubt es Muxes wie folgt zu deklarieren: Eingang [0: 1] sel; Ausgabe y; Draht [15: 0] Wahl; y = Wahl [sel]; Also gibt es keine Möglichkeit, einen verketteten Bus zu indizieren? –
Sie können verwenden, wie Sie im Kommentar erwähnten, Können Sie bitte Ihre gesamte Anforderung ausarbeiten? mit Pseudobeispiel? –